基于电阻的具有多条源线的存储器单元的制作方法
【专利说明】基于电阻的具有多条源线的存储器单元
[0001]相关申请的交叉引用
[0002]本申请要求共同拥有的于2013年9月30日提交的美国非临时专利申请N0.14/041，868的优先权，该非临时专利申请的内容通过援引全部明确纳入于此。
[0003]领域
[0004]本公开一般涉及基于电阻的存储器设备。
[0005]相关技术描述
[0006]基于电阻的存储器(诸如磁阻式随机存取存储器(MRAM))可被用作非易失性随机存取存储器。MRAM设备可使用被称为磁性隧道结(MTJ)元件的磁性(磁阻式)存储元件来存储数据。MTJ元件是从由绝缘层分开的两个铁磁层形成的。这两个层中的一个层可被磁化到固定极性，而另一层可通过在常规MRAM配置中经由写入线向该层施加磁场或者通过在自旋转移矩MRAM(STT-MRAM)配置中向MTJ施加写入电流来使其磁极化改变。每个MTJ元件及其相关联的电路系统(例如，存取晶体管)可形成存储一位信息的MRAM单元。
[0007]数据可基于MRAM单元的电阻来从MRAM单元读取。特定的MRAM单元可通过偏置相关联的存取晶体管来选择，该存取晶体管使电流能够从源线流过该单元的MTJ ^RAM单元的电阻取决于这两个磁性层中的场的取向。通过测量经过MTJ的读取电流(例如，通过将读取电流与参考电流进行比较)，MTJ可在这两个磁性层具有相同极性并且该单元呈现较低电阻的情况下被确定为处于平行状态(例如，逻辑I)或者在这两个磁性层具有相反极性并且MTJ呈现较高电阻时被确定为处于反平行状态(例如，逻辑O)。
[0008]概述
[0009]公开了通过使用基于电阻的存储器单元的耦合配置编码值来编码数据的系统和方法。基于电阻的存储器单元可具有多个存取晶体管。该多个存取晶体管至多条源线的耦合配置编码数据值。例如，当该多个存取晶体管中的第一存取晶体管耦合至第一源线并且该多个存取晶体管中的第二存取晶体管耦合至第二源线时，该耦合配置对应于第一数据值。当第一存取晶体管耦合至第二源线并且第二存取晶体管耦合至第一源线时，该耦合配置对应于第二数据值。
[0010]在另一特定实施例中，一种用于读取数据的方法包括:在基于电阻的存储器单元处相对于位线偏置第一源线或第二源线中的至少一者。该方法还包括在基于电阻的存储器单元处激活基于电阻的存储器单元的第一存取晶体管。该基于电阻的存储器单元耦合至第一源线、第二源线、以及位线。该方法进一步包括在基于电阻的存储器单元处基于第一存取晶体管是否使读取电流能够流过该基于电阻的存储器单元来检测数据值。
[0011]在另一特定实施例中，一种设备包括:用于在基于电阻的存储器单元处相对于位线偏置第一源线或第二源线中的至少一者的装置。该设备还包括用于在基于电阻的存储器单元处激活该基于电阻的存储器单元的第一存取晶体管的装置。该基于电阻的存储器单元耦合至第一源线、第二源线、以及位线。该设备进一步包括用于在基于电阻的存储器单元处基于第一存取晶体管是否使读取电流能够流过该基于电阻的存储器单元来检测数据值的
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[0012]在另一特定实施例中，一种存储能由处理器执行以执行操作的指令的计算机可读存储设备，这些操作包括在基于电阻的存储器单元处相对于位线偏置第一源线或第二源线中的至少一者。这些操作还包括在基于电阻的存储器单元处激活该基于电阻的存储器单元的第一存取晶体管，其中该基于电阻的存储器单元耦合至第一源线、第二源线、以及位线。这些操作进一步包括在基于电阻的存储器单元处基于第一存取晶体管是否使读取电流能够流过该基于电阻的存储器单元来检测数据值。
[0013]由所公开的实施例中的至少一个实施例提供的一个特定优点是提供基于电阻的存储器单元的能力，该基于电阻的存储器单元可被用作基于电阻元件的状态的随机存取存储器(RAM)单元并且也可被用作只读存储器(ROM)单元。
[0014]本公开的其他方面、优点和特征可在阅读了整个申请后变得明了，整个申请包括下述章节:附图简述、详细描述以及权利要求书。
[0015]附图简述
[0016]图1是配置成编码数据值的基于电阻的存储器单元的两个特定解说性实施例的示图；
[0017]图2是配置成编码数据值的基于电阻的存储器单元的特定实施例的示图；
[0018]图3是可包括图1或2的基于电阻的存储器单元的基于电阻的存储器单元阵列的示图；
[0019]图4是解说可与图1或2的基于电阻的存储器单元联用的字线、位线和源线的状态的表；
[0020]图5是解说用于从基于电阻的存储器单元读取数据值的方法的特定实施例的流程图；
[0021]图6是解说用于从基于电阻的存储器单元读取数据值的方法的第二特定实施例的流程图；
[0022]图7是解说用于从基于电阻的存储器单元读取数据值的方法的第三特定实施例的流程图；
[0023]图8是解说用于向基于电阻的存储器单元写入数据值的方法的特定实施例的流程图；
[0024]图9是包括基于电阻的存储器单元的通信设备的示图；以及
[0025]图10是用于制造包括基于电阻的存储器单元的电子设备的制造过程的特定解说性实施例的流程图。
[0026]详细描述
[0027]图1解说了基于电阻的存储器单元101和基于电阻的存储器元件103的特定实施例100。基于电阻的存储器单元101耦合至字线116和字线118。字线116耦合至第一存取晶体管110的栅极，并且字线118耦合至第二存取晶体管112的栅极。源线104耦合至第二存取晶体管112的第一端子，并且源线106耦合至第一存取晶体管110的第一端子。第一存取晶体管110的第二端子在节点102处耦合至基于电阻的存储器元件114(例如，磁性隧道结(MTJ))。第二存取晶体管112的第二端子也在节点102处耦合至MTJ元件114 JTJ元件114耦合至位线108以使电流能够经由MTJ元件114在节点102与位线108之间流动。基于电阻的存储器单元101被配置成基于MTJ元件114的状态来存储对应于随机存取存储器(RAM)数据值的数据。
[0028]当基于电阻的存储器单元101被用作基于电阻的RAM存储器单元时，源线104和源线106可按相同的电压和/或电流(诸如通过将源线104和源线106耦合在一起)来驱动或设置。流过MT J元件114的读取电流的量可与参考电流进行比较以确定与MTJ元件的状态相对应的RAM数据值。MT J元件114可具有对应于可与逻辑O状态相关的第一 RAM数据值的相对较高电阻或者对应于可与逻辑I状态相关的第二 RAM数据值的相对较低电阻。源自经由一个或多个被激活的存取晶体管跨MTJ单元施加的读取电压的流过MT J元件的电流被称为“读取电流”。表示MTJ元件的逻辑I状态的读取电流可被标识为在第一电流值范围中(例如，由于工艺、电压、和/或温度变化)并且表示MTJ元件的逻辑O状态的读取电流可被标识为在第二电流值范围内。
[0029]改变MTJ元件114的状态对应于将数据值写入基于电阻的存储器单元101。为了改变MTJ元件114的状态，字线116和字线118被分别用于偏置第一存取晶体管110的栅极和第二存取晶体管112的栅极。被激活的第一存取晶体管110和被激活的第二存取晶体管112允许电流流过MTJ元件114，这可导致MT J元件114的状态改变。“写入电流”指代具有足以改变MTJ元件的状态的幅值的电流并且大于读取电流(读取电流不扰乱MTJ元件的状态)。
[0030]除了基于MTJ元件114的状态的RAM值之外，基于电阻的存储器单元101还可基于源线104和源线106至基于电阻的存储器单元101的耦合配置来存储只读数据。在一实施例中，当基于电阻的存储器单元101被用作ROM单元(S卩，正在ROM操作模式中被读取)时，源线104可被设置成读取电压并且源线106和位线108可被设置成接地。将源线106和位线108设置成接地(或其他共用电压)可包括将源线106和位线108耦合在一起。
[0031]在一实施例中，在从基于电阻的存储器单元101读取ROM数据值时，字线116被偏置成停用存取晶体管110并且字线118被偏置成激活存取晶体管112以使电流能够流过存取晶体管112。如果在位线108处检测到电流(例如，具有超过阈值的幅值的电流)，则基于电阻的存储器单元101可被确定为存储第一逻辑值(诸如逻辑O)。如果在位线108处没有检测到电流(例如，没有检测到电流或者电流的幅值低于阈值)，则基于电阻的存储器单元101可被确定为存储第二逻辑值(诸如逻辑I)。替换地，除了在位线108处检测电流之外或者取代在位线108处检测电流，还可以在源线106(或源线104)处检测电流。
[0032]与不同ROM值相关的耦合配置(如基于电阻的存储器单元103中所示)以与基于电阻的存储器单元101相比不同的次序将源线104和源线106耦合至存取晶体管。基于电阻的存储器单元103耦合至字线126和字线128。字线126耦合至第一存取晶体管130的栅极，并且字线128耦合至第二存取晶体管136的栅极。源线120耦合至第一存取晶体管130的第一端子，并且源线122耦合至第二存取晶体管136的第一端子。第一存取晶体管130的第二端子在节点132处耦合至基于电阻的存储器元件(例如，MTJ)元件134。第二存取晶体管136的第二端子也親合至节点132 C3MTJ元件134親合至位线124以使电流能够经由MTJ元件134在节点132与位线124之间流动。基于电阻的存储器单元103被配置成基于MTJ元件134的状态来存储数据。
[0033]基于电阻的存储器单元103的操作可以响应于诸如来自处理器或控制器的模式控制信号，并且基于电阻的存储器单元103可按与关于基于电阻的存储器单元101所描述的方式相似的方式被用作基于电阻的RAM存储器单元(在RAM操作模式中)以及可被用作基于电阻的ROM存储器单元(在ROM操作模式中)。然而，因为第一存取晶体管130耦合至第一源线120并且第二存取晶体管136耦合至第二源线122，所以从处于ROM操作模式的基于电阻的存储器单元103读取的值(例如，逻辑I)不同于从处于ROM操作模式的基于电阻的存储器单元101读取的值(例如，逻辑O)。
[0034]源线至基于电阻的存储器单元的耦合配