栅极二极管非易失性存储器工艺的制作方法

专利名称：：栅极二极管非易失性存储器工艺的制作方法
技术领域：
：本发明涉及电可编程可擦除的非易失性内存(EEPROM)，更进一步而言，涉及电荷储存内存的偏压设置，其可以高敏感度地读取存储单元的电荷储存结构中的内容。
背景技术：
：俗称EEPROM、闪存等电荷储存结构的电可编程可擦除非易失性存储技术已广为使用。EEPROM与闪存采用一定数量的存储单元结构。随着集成电路尺寸日渐縮小，使用电荷捕捉介质层为基础的存储单元结构就变得日益重要，因其具有可微縮以及制作简易等优势。业界已采用多种电荷捕捉介质层'的存储单元结构，例如PHINES、SONOS等。这些存储单元结构利用氮化硅等电荷捕捉介质层捕捉电荷，来储存数据。若是电荷捕捉层捕捉到足够的净负电荷，存储单元的阈值电压即会增加。从电荷捕捉层中移除负电荷或者增加正电荷，均可降低存储单元的阈值电压。常规的存储单元结构利用晶体管结构，其具有源极、漏极和栅极。然而，普通晶体管结构具有源极与漏极扩散区域，其利用自对准栅侧向分离。该侧向分离的结构，即是无法进一步降低非易失性内存尺寸的原因之一。因此，非易失性存储单元必须研发新技术，以降低尺寸，并且具有更高的读取敏感度。
发明内容本发明的目的之一是提供一种制造非易失性存储元件集成电路的方法，例如该元件包含具有第一节点与第二节点的二极管。该二极管在不同的实施例中可为肖基特二极管和pn二极管。不同的方法实施例包含下列步骤形成该集成电路中的第一电荷类型的第一层于该集成电路中的第二电荷类型的第二层之上，其中该第一电荷类型与该第二电荷类型相反。除去该第一层与该第二层的一部分，以在该第一层中形成第一二极管节点及在该第二层中形成第二二极管节点，该第一电荷类型的该第一二极管节点相对于该第二电荷类型的第二二极管节点。在不同的实施例中，该第一二极管节点可为两者之一掺杂多晶硅，或是存取该元件的位线的一部分；该第二二极管节点可为两者之一集成电路中的阱区，或是集成电路中的基板。此外，该第一二极管节点与第二二极管节点也可以是至少为单晶、多晶、或非晶之一。该第一二极管节点与第二二极管节点，由结所分隔。在不同的实施例中，该结可以是下列之一同质结、异质结、以及梯度异质结。在某些实施例中，该结可以是扩散障碍结。形成该集成电路中的隔离介质区以隔离该第二二极管节点的至少一部分与相邻元件，如此该隔离介质区使得该结未被覆盖。在某些实施例中，该步骤由下列进行利用该隔离介质区覆盖至少该结，以及除去覆盖至少该结的该隔离介质区域。形成电荷储存结构与一个或多个储存介质结构于该集成电路中，该电荷储存结构与一个或多个储存介质结构覆盖至少该结以及邻接于该结的该第一二极管节点与该第二二极管节点的一部分，因此该一个或多个储存介质结构至少部分位于该电荷储存结构与该第一及第二二极管节点之间，且至少部分位于该电荷储存结构与该元件的栅极电压源之间。在某些实施例中，该电荷储存结构具有在反向偏压时，由流经该第一二极管节点与该第二二极管节点之间的电流测量，所决定的电荷储存状态。形成供给该元件的该栅极电压源的该栅极。本发明的另一目的是提供一种非易失性存储元件于集成电路中。该元件包含二极管，其具有第一节点与第二节点，该元件利用此处所描述的工艺所形成。本发明的又一目的是提供一种制造非易失性存储元件阵列的方法。每一该元件包含二极管，其具有一第一节点与一第二节点。不同的方法实施例包含下列步骤-形成该集成电路中的第一电荷类型的第一层于该集成电路中的第二电荷类型的第二层之上，其中该第一电荷类型与该第二电荷类型相反。除去该第一层与该第二层的一部分，以在该第一层中形成第一二极管节点及在该第二层中形成第二二极管节点，造成每一该元件包含该第一二极管节点与该第二二极管节点组成的邻近对，每一该元件的该第一节点与该第二节点，由结所分隔。在某些实施例中，该第一二极管节点是位线，以及存取该非易失性存储元件阵列中的特定非易失性存储元件的位线及字线。形成该集成电路中的隔离介质行以隔离每一该元件的该第二二极管节点的至少一部分与该元件的相邻行，每一该元件的该结由该隔离介质行所覆盖。对每一该元件形成电荷储存结构与一个或多个储存介质结构，该电荷储存结构与一个或多个储存介质结构覆盖至少该结以及邻接于该结的该第一二极管节点与该第二二极管节点的一部分，因此该一个或多个储存介质结构至少部分位于该电荷储存结构与该第一及第二二极管节点之间，且至少部分位元于该电荷储存结构与该元件的栅极电压源之间。形成供给该集成电路中每一该元件的该栅极电压源的字线。其它的实施例中于此处描述，与每一单元相关的许多变形。本发明的再一目的是提供一种非易失性存储元件阵列于集成电路中。每一该元件包含二极管，其具有一第一节点与一第二节点，该阵列利用此处所描述的工艺所形成。图1是简化的栅极二极管非易失性存储单元示意图；图2A、图2B、图2C为简化的栅极二极管非易失性存储单元示意图，显示利用不同材料所制作的多种电荷储存结构；图3A、图3B、图3C、图3D是简化的栅极二极管非易失性存储单元示意图，显示二极管结构的多种实施例，例如pn二极管与肖特基二极管；图4A和图4B是简化的栅极二极管非易失性存储单元示意图，显示具有同质结的pn二极管；图5是简化的栅极二极管非易失性存储单元示意图，显示具有异质结的pn二极管；图6A和图6B是简化的栅极二极管非易失性存储单元示意图，显示进行电子穿隧注入的情形；图7A和图7B是简化的栅极二极管非易失性存储单元示意图，显示单元中进行能带间热电子注入的情形；图8A和图8B是简化的栅极二极管非易失性存储单元示意图，显示单元中进行空穴穿隧注入的情形；图9A和图9B是简化的栅极二极管非易失性存储单元示意图，显示单元中进行能带间热空穴注入的情形；图IOA和图10B是简化的栅极二极管非易失性存储单元示意图，显示单元中进行能带间感测的情形，其中具有不同数量的净正电荷或净负电荷，可特性化电荷储存结构；图IIA和图IIB是简化的栅极二极管非易失性存储单元示意图，显示单元中进行能带间感测的情形，其中具有不同数量的净正电荷或净负电荷，其可特性化电荷储存结构，但其二极管节点的安排不同于图IOA和图10B;图12A和图12B分别显示具有内连接第二节点以及不具有内连接第二节点的相邻栅极二极管非易失性存储单元简化示意图；图13A和图13B显示具有内连接第二节点纵行的栅极二极管非易失性存储单元阵列，进行能带间感测的简化示意图；图14A和图14B为不具有内连接第二节点纵行的栅极二极管非易失性存储单元阵列，进行能带间感测的简化示意图；图15A和图15B为具有内连接第二节点纵行的栅极二极管非易失性存储单元阵列，进行能带间感测的简化示意图，其中二极管结构的掺杂安排不同于图13A、图13B、图14A和图14B;图16A和图16B显示不具有内连接第二节点纵行的栅极二极管非易失性存储单元阵列，进行能带间感测的简化示意图，其中二极管结构的掺杂安排不同于图13A、图13B、图14A和图14B;图17A、图17B、图17C为不具有内连接第二节点的相邻栅极二极管非易失性存储单元，在特定单元上进行电子穿隧注入的简化示意图；图18A、图18B、图18C为不具有内连接第二节点的相邻栅极二极管非易失性存储单元，在特定单元上进行能带间热空穴注入的简化示意图；图19A、图19B、图19C为栅极二极管非易失性存储单元阵列的剖面图，其中不同阵列之间，字线、第一节点纵行和第二节点纵行具有不同的内连接；图20是具有栅极二极管非易失性存储单元阵列与控制电路的集成电路简化示意图；图21A、图21B、图21C、图21D、图21E、图21F、图21G、图21H显示栅极二极管非易失性存储阵列的一种制作流程图范例；图22A和图22B显示不具有内连接第二节点的相邻栅极二极管非易失性存储单元，在其中特定单元上进行能带间感测的简化示意图；图23A、图23B、图23C、图23D、图23E、图23F、图23G、图23H显示栅极二极管非易失性存储阵列的一种制作流程图范例；图24为栅极二极管非易失性存储单元阵列的透视图，其是以图23A、图23B、图23C、图23D、图23E、图23F、图23G和图23H的制作流程所制作；图25为类似图1的栅极二极管非易失性存储单元简化示意图，但其中增加扩散障碍结至该二极管结构中；图26A、图26B、图26C为类似于图2A、图2B、图2C的栅极二极管非易失性存储单元简化示意图，其显示不同材料所制作的多种电荷储存结构，但其中增加扩散障碍结至二极管结构中；图27A、图27B、图27C、图27D图为类似于图3A、图3B、图3C、图3D的栅极二极管非易失性存储单元简化示意图，其显示多种二极管结构的实施例，例如pn二极管与肖特基二极管，但其中增加扩散障碍结至该二极管结构中；图28A、图28B为类似图3A、图3B、图3C、图3D的栅极二极管非易失性存储单元简化示意图，其显示具有同质结的pn二极管实施例，但其中增加扩散障碍结至该二极管结构中；图29是类似于图5的栅极二极管非易失性存储单元简化示意图，其显示具有异质结的pn二极管实施例，但其中增加扩散障碍结至该二极管结构中；图30A、图30B、图30C、图30D、图30E、图30F为栅极二极管非易失性存储单元阵列的另一制作流程实施例；图31A、图31B、图31C、图31D、图31E、图31F、图31G、图31H、图311为栅极二极管非易失性存储单元阵列的制作流程实施例，其中二极管结构具有扩散障碍结；图32为栅极内存非易失性存储阵列的透视图，其二极管结构中具有扩散障碍结，而该结的制作利用图31A、图31B、图31C、图31D、图31E、图31F、图31G、图31H、图311的流程；图33A和图33B类似于图6A和图6B，为栅极二极管非易失性存储单元进行电子穿隧注入的简化示意图，但增加扩散障碍结至二极管结构中；图34A和图34B类似于图7A和图7B，为栅极二极管非易失性存储单元进行能带间热电子注入的简化示意图，但其中增加扩散障碍结至二极管结构中；图35A和图35B类似于图8A和图8B，为栅极二极管非易失性存储单元进行空穴穿隧注入的简化示意图，但其中增加扩散障碍结至二极管结构中；图36A和图36B类似于图9A和图9B，为栅极二极管非易失性存储单元进行能带间热空穴注入的简化示意图，但其中增加扩散障碍结至二极管结构中；图37A和图37B类似于图IOA和图IOB，为栅极二极管非易失性存储单元进行能带间热空穴注入的简化示意图，但其中增加扩散障碍结至二极管结构中；图38A和图38B类似于图11A和图IIB，为栅极二极管非易失性存储单元进行能带间感测的简化示意图，其具有不同总量的净正电荷或净负电荷，可特性化电荷储存结构，但其中增加扩散障碍结至二极管结构中，同时其二极管节点安排不同于图37A和图37B;图39A和图39B图类似于图12A和图12B,为相邻栅极二极管非易失性存储单元的简化示意图，其分别代表具有内连接第二节点以及不具有内连接第二节点的结构，但其中增加扩散障碍结至二极管结构中；图40A和图40B类似于图17A和图17B，为相邻栅极二极管非易失性存储单元，在特定单元上进行电子穿隧注入的简化示意图，其不具有内连接第二节点，但增加扩散障碍结至二极管结构中；图41A、图41B和图41C类似于图18A、图18B、图18C，为相邻栅极二极管非易失性存储单元，在特定单元上进行能带间热空穴注入的简化示意图，其中相邻栅极二极管非易失性存储单元不具有内连接第二节点；图42A和图42B类似于图22A和图22B，为相邻栅极二极管非易失性存储单元，在特定单元上进行能带间感测的简化示意图，其不具有内连接第二节点，但增加扩散障碍结至二极管结构中；图43A和图43B是在比较具有扩散障碍结与不具有扩散障碍结的二极管结构掺杂安排；图44A和图44B是在比较具有扩散障碍结与不具有扩散障碍结的二极管结构，在不同热预算条件下的掺杂安排。具体实施方式图1为栅极二极管非易失性存储单元的简化示意图，节点102与104通过结分隔形成二极管。电荷储存结构与介质结构的组合106实质围绕第一节点102。电荷储存结构与介质结构组合106也部分连接至第二二极管节点104。在该剖面图中，第二二极管节点104两边的介质层IIO，将第二二极管节点104与邻近装置隔绝，例如其它栅极二极管非易失性存储单元。图25为类似于图1的简化栅极二极管非易失性存储单元，但其中增加扩散障碍结2501至二极管结构中。图2A、图2B、图2C均为栅极二极管非易失性存储单元的简化示意图，其显示采用不同材料的电荷储存结构。图2A中，电荷捕捉材料结构202区域性储存电荷，其将正电荷储存于二极管结的电荷捕捉材料附近。氧化结构位于电荷捕捉材料结构202与栅极结构之间，同时位于电荷捕捉材料结构202与二极管结构之间。电荷捕捉材料结构202与栅极结构之间的介质材料的代表材质包括二氧化硅与氮氧化硅，其厚度约为5-10纳米，或可采用其它类似高介质常数材料，例如A1203。电荷捕捉材料结构202与二极管结构间介质材料的代表物质包括二氧化硅与氮氧化硅，其厚度约为2-10纳米，也可采用其它类似高介质常数材料。电荷储存结构的代表物质，包含氮化硅，其厚度约为3-9纳米，也可采用其它类似高介质常数材料，包含A1203、Hf02等金属氧化物。某些实施例中，栅极包含一种材料，其功函数大于N型硅的内部功函数，或大于4.1eV，优选实施例中大于4.25eV，或包含大于5eV的例子。代表性的栅极材料包含p型多晶硅、TiN、Pt、以及其它高功函数的金属与材料。其它具有相对高功函数的材料也可作为本技术的实施例，包括但不限于Ru、Ir、Ni、与Co等金属，也包括但不限于Ru-Ti、Ni-Ti、金属氮化物、Ru02、与金属氧化物等材料。相较于典型n型多晶硅栅极，高功函数的栅极材料可对电子穿隧产生更高的注入势垒。具有二氧化硅顶部介质层的n型多晶硅栅极，其注入势垒约为3.15eV。因此，本发明的实施例所采用的栅极与顶部介质材料，其注入势垒均高于3.15eV，优选实施例高于3.4eV，更优选实施例中高于4eV。具有二氧化硅顶部介质层的p型多晶硅栅极，其注入势垒约为4.25eV，同时，相对于具有二氧化硅顶部介质层的n型多晶硅栅极，其可将会聚单元的阈值电压下降约2V。图2B显示类似图2A的栅极二极管非易失性存储单元，但具有浮动栅极204，其通常由多晶硅制成。图2C显示类似图2A的栅极二极管非易失性存储单元，但具有纳米粒子电荷储存结构206。各电荷储存结构均可储存一位或多位，举例而言，若各电荷储存结构均储存二位，则会在栅极二极管非易失性存储单元中形成四个不连续的电荷储存状态。在某些实施例中，编程是指在电荷捕捉结构中制造更多净正电荷，例如可由电荷储存结构中移除电子或者增加空穴；另一方面，擦除则代表在电荷捕捉结构中制造更多净负电荷，例如由电荷储存结构中增加电子或者移除空穴。然而，在某些实施例中，编程是指增加电荷储存结构中的净负电荷，而擦除则代表在电荷储存结构中增加净正电荷。该步骤可以采用多种电荷移动机制，例如价带间穿隧，包括热载流子注入、电场引致穿隧(E-fieldinducedtunnding)、以及由衬底直接穿隧。图26A、图26B、图26C类似于图2A、图2B、图2C的简化示意结构所示的栅极二极管非易失性存储单元，显示利用不同材料的多种电荷储存结构，但在二极管结构中增加扩散障碍结。图3A、图3B、图3C和图3D为栅极二极管非易失性存储单元的简化示意图，其显示二极管结构的多种实施例，例如pn二极管与肖特基二极管。在图3A与图3B中，二极管结构为pn二极管。图3A中，实质上由电荷储存结构与介质结构的组合包围的第一节点302掺杂为p型，第二节点314则掺杂为n型。图3C和图3D中，二极管结构为肖特基二极管。图3C中，实质上由电荷储存结构与介质结构的组合包围的第一节点302为金属材料，而第二节点324为半导体材料。图3D的栅极二极管非易失性存储单元将图3C中的节点材料互换，因此实质上由电荷储存结构与介质结构的组合包围的第一节点332为半导体材料，而第二节点334则为金属材料。图27A、图27B、图27C和图27D类似于图3A、图3B、图3C和图3D显示的栅极二极管非易失性存储单元，其中显示多种二极管结构实施例，例如pn而极体与肖特基二极管，但其中增加扩散障碍结2701至二极管结构之中。图4A、图4B为栅极二极管非易失性存储单元的简化示意图，其为pn二极管具有同质结的实施例。图4A中，二极管结构的第一节点402与第二节点404的材料均为硅。图4B中，二极管结构的第一节点412与第二节点414的材料均为锗。由于相较于硅而言，锗的能带较小，相较于图4A而言，图4B的栅极二极管非易失性存储单元可产生较大的能带间电流。无论在同质结二极管结构中采用何种材料，二极管结构均可为单晶或多晶。多晶设计可形成较高的存储单元密度，因其可在垂直方向上沉积多层存储单元。图28A和图28B类似于图4A和图4B的栅极二极管非易失性存储单元简化结构，其显示具有同质结的pn二极管实施例，但在二极管结构中另外加入扩散障碍结2801。图5显示栅极二极管非易失性存储单元的简化示意图，其中显示具有异质结的pn二极管实施例。实质上由电荷储存结构与介质结构的组合包围的第一节点502以锗做为材料，而第二节点504的材料为硅。第一节点502与第二节点504是以梯度的转换层结(gradedtransitionlayerjunction)506连结。图29类似于图5的栅极二极管非易失性存储单元简化示意图，其显示具有异质结的pn二极管实施例，但其中增加扩散障碍结2901至二极管结构中。图6A和图6B为栅极二极管非易失性存储单元进行电子穿隧注入的简化示意图。图6A中，电子穿隧注入机制将电子由偏压-10V的栅极结构608移动至电荷储存结构606。第一二极管节点施以10V偏压或者浮动，第二二极管节点604施以IOV偏压。图6B中，电子穿隧注入机制将电子由偏压-10V或浮动的第一二极管节点602移动至电荷储存结构606。栅极结构608施以10V偏压，第二二极管节点604施以-10V偏压。图33A和图33B类似于图6A和图6B，其是栅极二极管非易失性存储单元进行电子穿隧注入的简化示意图，但其中增加扩散障碍结3301至二极管结构中。图7A和图7B为栅极二极管非易失性存储单元进行能带间热电子注入的示意图。图7A中，能带间热电子注入将电子由二极管结构移至电荷储存结构606。n型第一二极管节点602的偏压为0V，栅极结构608的偏压为IOV，电子空穴对造成的空穴流入-5V偏压的p+型第二节点604。图7B中，能带间热电子注入将电子由二极管结构移至电荷储存结构606。n型第二二极管节点604的偏压为0V，栅极结构608的偏压为IOV，电子空穴对造成的空穴流入-5V偏压的p+型第一节点602。图34A和图34B类似于图7A和图7B，为栅极二极管非易失性存储单元进行能带间热电子注入的示意图，但其中增加扩散障碍结3401至二极管结构中。图8A和图8B为栅极二极管非易失性存储单元进行空穴穿隧注入的简化示意图。图8A中，空穴穿隧注入机制将空穴由偏压为10V的栅极结构608移动至电荷储存结构606中。第一二极管节点的偏压为-10V或浮动，第二二极管节点604的偏压为-10V。图8B中，空穴穿隧注入机制将空穴由偏压为-10V或浮动的第一二极管节点602移动至电荷储存结构606。栅极结构608的偏压为-10V，第二二极管节点604的偏压为10V。图35A和图35B类似于图8A和图8B，为栅极二极管非易失性存储单元进行空穴穿隧注入的示意图，但其中增加扩散障碍结3501至二极管结构中。图9A和图9B为栅极二极管非易失性存储单元进行能带间热空穴注入的示意图。图9A中，能带间热空穴注入将空穴由二极管结构移至电荷储存结构606。p型第一二极管节点602的偏压为0V，栅极结构608的偏压为IOV，所产生的电子空穴中的电子流入5V偏压的N+型第二节点604。图9B中，能带间热空穴注入将电子由二极管结构移至电荷储存结构606。p型第二二极管节点604的偏压为0V，栅极结构608的偏压为-10V，所产生的电子空穴中的空穴流入5V偏压的n+型第一节点602。流经二极管结构的能带间电流，可利用垂直电场与侧向电场结合，极为精准地决定电荷储存结构中电荷储存状态的改变。较大的垂直与侧向电场，可引发较强的价带间电流。偏压设置施加于多个端之上，由此可使能带弯曲，使其足以引发二极管结构中足够的能带间电流，但同时可以保持二极管节点之间够低的电位差，以防产生编程或擦除的动作。依据本发明一种实施例的偏压设置，二极管结构受到反向偏压。此外，栅极结构所加的电压，使能带产生变化，足以在二极管结构中造成能带间穿隧效应。二极管结构中的一节点具有高掺杂浓度，其可在空间电荷区(spacechargeregion)造成高电荷密度，且利用电压改变时造成的短小空间电荷区，造成能带剧烈改变。价带中的电子，由二极管结构结的一面穿隧越过禁止带，进入另一面的导带，同时顺着位垒(potentialhill)向下飘移深入N型二极管结构点中。同样地，空穴由n型二极管结构节点远离，向上飘移至位垒，移向p型二极管结构节点。栅极结构的电压，利用位于二极管结构与电荷储存结构之间的介质结构，控制二极管结构部分的电压。当栅极结构的负电压提高时，该介质结构造成的二极管结构部分负电压也同时提高，引起二极管结构中更剧烈的能带弯曲。能带间电流增加，至少造成(1)变化能带一侧上的被占有的电子能级，与另一侧未被占有的电子能级，二者间重迭增加；以及(2)被占有的电子能级与未被占有的电子能级间的势垒宽度减低(见Sze,PhysicsofSemiconductorDevices,1981)。储存于电荷储存结构上的净负电荷或者净正电荷，更会影响能带弯曲的程度。依据高斯定理，在二极管结构的栅极结构上施加负电压时，二极管结构在接近电荷储存结构的部分受到较强电场，因该部分具有相对较多的净负电荷。同样地，在二极管结构的栅极结构上施加正电压吋，二极管结构在接近电荷储存结构的部分受到较强电场，因该部分具有相对较高的净正电荷。读取、编程和擦除的不同偏压设置，显示一种细致的平衡。读取时，二极管结构端间的电位差，不应造成大量的电荷载流子穿过介质层，到达电荷储存结构，并因此影响电荷储存状态。另一方面，就编程与擦除而言，二极管结构端间的电位差，必须足以引起一定数量的电荷载流子穿越介质层，并通过能带间热载子注入影响电荷储存状态。图36A和图36B类似于图9A和图9B，为栅极二极管非易失性存储单元进行能带间热空穴注入的示意图，但其中增加扩散障碍结3601至二极管结构之中。图IOA和图10B为栅极二级管非易失性存储单元，利用不同数量的净正电荷与净负电荷特性化电荷储存结构，以进行能带间感应的简化示意图。图10A和图10B中，能带间感应机制在二极管结构中建立电子空穴对。由此而生的电子，流入以2V的偏压N+型第一二极管节点602，而空穴则流入以0V的偏压p型第二二极管节点604。栅极结构608的偏压为-10V。在图10A中，电荷储存结构606利用n+型第一二极管节点602与p型第二二极管节点604之间的二极管结，储存相对较多的净负电荷。在图10B中，电荷储存结构606利用n+型第一二极管节点602与p型第二二极管节点604之间的二极管结，储存相对较多的净正电荷。相较于图IOB，图IOA的二极管结构具有较大的能带弯曲，同时流入图IOA的能带间感应电流也较高。图37A和图37B类似于图10A和图IOB，为栅极二极管非易失性存储单元，利用不同数量的净正电荷与净负电荷特性化电荷储存结构，进行能带间感应的示意图，但其中增加扩散障碍结3701至二极管结构之中。图IIA和图11B为栅极二级体非易失性存储单元，利用不同数量的净正电荷与净负电荷特性化电荷储存结构，以进行能带间感应的简化示意图，但与图IOA及图10B具有不同的二极管节点安排。尤其，二极管结构具有p+型第一节点602，由电荷储存结构与介质结构的组合所实质包围，而第二节点604则为n型。能带间感应机制在二极管结构中建立电子空穴对。由此而生的空穴，流入以-2V的偏压p十型第一二极管节点602，而电子则流入以0V的偏压n型第二二极管节点604。栅极结构608的偏压为IOV。在图11A中，电荷储存结构606利用p+型第一二极管节点602与n型第二二极管节点604之间的二极管结，储存相对较多的净负电荷。在图11B中，电荷储存结构606利用p+型第一二极管节点602与n型第二二极管节点604之间的二极管结，储存相对较多的净正电荷。相较于图IIA，图11B的二极管结构具有较大的能带弯曲，同时流入图11B的能带间感应电流也较咼。在其它实施例中，二极管结构的第二节点掺杂浓度较高，而第一节点掺杂浓度较低，但第一节点实质上由电荷储存与介质结构的组合所包围。图38A和图38B类似于图11A和图IIB，为栅极二极管非易失性存储单元，利用不同数量的净正电荷与净负电荷特性化电荷储存结构，进行能带间感应的示意图，但其中增加扩散障碍结3801至二极管结构之中，并与图37A和图37B具有不同的二极管节点安排。图12A和图12B为相邻栅极二极管非易失性存储单元的简化示意图，分别显示有内连接第二节点以及无内连接第二节点的二种情况。图12A中，相邻栅极二极管非易失性存储单元分别具有第二节点1204与1205。相邻栅极二极管非易失性存储单元的第二节点1204与1205，均延伸穿越氧化层，该氧化层分隔两个第二节点1204与1205的上方部分；同时，两节点均连接至共同节点结构1214。共同节点结构对此二相邻栅极二极管非易失性存储单元而言，作用即如同位线。图12B中，第二节点1204与1205均未延伸穿越分隔二个节点的氧化层。第二节点1204与1205即视为分别的位线，而两个节点非属同一位线。图39A和图39B类似于图12A和图12B，其为相邻栅极二极管非易失性存储单元，分别显示具有内连接第二节点与不具内连接第二节点的结构，但其中增加扩散障碍结3901、3902至二极管结构之中。图13A和图13B为栅极二极管非易失性存储单元阵列的简化示意图，其具有内连接第二节点纵行，以进行能带间感测。二极管结构的第一节点纵行，实质上由电荷储存结构与介质结构所包围，其为n型，而二极管结构的第二节点纵行为p型。二极管结构的相邻第二节点纵行，延伸穿越分隔不同第二节点纵行上方部分的氧化物，同时连接至共同位线结构。图13A中，二极管结构的第一节点纵行以位线标志DL1至DL6代表，第二节点纵行则由位线标志CL代表，字线则以字线标志WL1至WL6代表。图13B中，对二极管纵行与字线施加电压。第一节点纵行DL3的偏压为2V，其余第一节点纵行的偏压则为0V。第二节点纵行的偏压为0V。字线WL5的偏压为-10V,其余字线的偏压则为OV。能带间感测，即由此在字线WL5与第一节点纵行DL3交叉处的栅极二极管存储单元上进行。通过测量穿越第一节点纵行DL3或第二节点纵行CL的电流，即可知悉栅极二极管存储单元的电荷储存结构的电荷储存状态。图14A和图14B为栅极二极管非易失性存储单元阵列进行能带间感测的简化示意图，其中第二节点纵行不具有内连结。不同于图13A和图13B所示的第二节点纵行共同内连接位线结构，图14A和图14B二极管结构的相邻第二节点纵行视为个别的位线。图14A中，二极管结构的第二节点纵行具有位线标志CL1至CL6。图14B中，对第二节二极管纵行与字线施加电压。第一节点纵行DL3的偏压为2V，其余第一节点纵行则为0V。第二节点纵行的偏压为0V。字线WL5的偏压为-10V，其余字线的偏压为0V。能带间感测及可在栅极二极管存储单元中字线WL5与第一节点纵行DL3/第二节点纵行CL3的交叉处进行。通过测量流经第一节点纵行DL3或第二节点纵行CL3的电流，即可知悉栅极二极管存储单元中，电荷储存结构的电荷储存状态。图15A和图15B为栅极二极管非易失性存储单元阵列进行能带间感测的简化示意图，其中第二节点纵行具有内连结，其中二极管结构的摻杂安排相异于图13A、图13B、图14A和图14B。图15A和图15B中，二极管结构的第一节点纵行，实质上由电荷储存结构与介质结构所包围，其为p型，而二极管结构的第二节点纵行为n型。类似于图13A和图13B，二极管结构的相邻第二节点纵行，延伸穿越分隔不同第二节点纵行上方部分的氧化物，同时连接至共同位线结构。图15A中，二极管结构的第一节点纵行具有位线标志DL1至DL6，第二节点纵行具有位线标志CL。图15B中，对二极管纵行与字线施加电压。第一节点纵行DL3的偏压为-2V，其余第一节点纵行则为0V。第二节点纵行的偏压为0V。字线WL5的偏压为IOV，其余字线的偏压为0V。能带间感测及可在栅极二极管存储单元中字线WL5与第一节点纵行DL3的交叉处进行。通过测量流经第一节点纵行DL3或第二节点纵行CL的电流，即可知悉栅极二极管存储单元中，电荷储存结构的电荷储存状态。图16A和图16B为栅极二极管非易失性存储单元阵列进行能带间感测的简化示意图，其中第二节点纵行具有内连结，其中二极管结构的掺杂安排相异于图13A、图13B、图14A和图14B。图15A和图15B中，二极管结构的第一节点纵行，实质上由电荷储存结构与介质结构所包围，其为p型，而二极管结构的第二节点纵行为n型。类似于图13A和图13B，二极管结构的相邻第二节点纵行，延伸穿越分隔不同第二节点纵行上方部分的氧化物，同时连接至共同位线结构。图15A中，二极管结构的第一节点纵行具有位线标志DL1至DL6，第二节点纵行具有位线标志CL。图15B中，对二极管纵行与字线施加电压。第一节点纵行DL3的偏压为-2V，其余第一节点纵行则为0V。第二节点纵行的偏压为0V。字线WL5的偏压为IOV，其余字线的偏压为0V。能带间感测及可在栅极二极管存储单元中字线WL5与第一节点纵行DL3的交叉处进行。通过测量流经第一节点纵行DL3或第二节点纵行CL的电流，即可知悉栅极二极管存储单元中，电荷储存结构的电荷储存状态。图13A至图I6B的阵列分别具有包含扩散障碍结与不含扩散障碍结的实施例。图17A、图17B和图17C为相邻栅极二极管非易失性存储单元，其第二节点并未连接在一起，进行如同图6A电子穿隧注入的简化示意图，但仅在特定单元上进行。图17A中，电子穿隧注入机制，将电子由利用-10V偏压的栅极结构608移动至电荷储存结构606与607中。第一二极管节点602与603具有偏压10V或者为浮动，第二二极管节点604与605具有偏压IOV。图17B中，第一二极管节点602具有偏压10V或者为浮动，但第一二极管节点603则具有偏压-10V。图17C中，第一二极管节点602具有偏压10V或浮动，603的偏压为0V，第二二极管节点604与605的偏压则分别为10V与0V。电子穿隧注入机制选择性地，将电子由以-10V偏压的栅极结构608移动至电荷储存结构606中，但非移动至电荷储存结构607中。在其它实施例中，电子穿隧注入机制如图6B所示，将电子由第一二极管节点移动至电荷储存结构中，但仅发生在特定单元上。其它实施例中，空穴穿隧注入机制如图8A所示，将空穴由栅极结构移动至电荷储存结构中，但仅发生在特定单元上。其它实施例中，空穴穿隧注入机制如图8B所示，将空穴由第一二极管节点移动至电荷储存结构中，但仅发生在特定单元之上。图40A和图40B类似于图17A和图17B，为不具内连接第二节点的相邻栅极二极管非易失性存储单元，在特定单元上进行电子穿隧注入的示意图，但其中增加扩散障碍结4001、4002至二极管结构之中。图18A、图18B和图18C为不具内连接第二节点的相邻栅极二极管非易失性存储单元，其中特定单元上发生如图9B所示的能带间热空穴注入的示意图，但仅在特定单元上进行。图18A中，能带间热空穴注入机制将空穴由二极管结构移动至电荷储存结构606之中。P型第二二极管节点604与605的偏压为0V，栅极结构608的偏压为-10V，而电子空穴对所产生的电子，流入通过5V偏压的n+型第一节点602与603。图18B中，第一节点602的偏压为5V，但第一节点603的偏压为0V。能带间热空穴注入机制选择性地将空穴由二极管结构移动至电荷储存结构606，但不会将之移动到电荷储存结构607。图18C也显示第一节点602与第二节点604所形成的二极管结构，进行能带间热空穴注入的示意图，也如同于图18B所示，第一二极管节点603与第二二极管节点605所形成的二极管结构则无此现象。然而，图18C中，第一二极管节点603受到5V的偏压，第二二极管节点605受到5V偏压。由于第一二极管节点603与第二二极管节点605所形成的二极管结构仍没有足够的反向偏压，因此该二极管结构中无法发生能带间热空穴注入机制。在其它实施例中，能带间热空穴注入机制在特定单元上，选择性地将空穴由具有p型第一二极管节点与n+型第二二极管节点的二极管结构，移动至如图9A所示的电荷储存结构中。在其它实施例中，能带间热空穴注入机制在特定单元上，选择性地将电子由具有p+型第一二极管节点与n型第二二极管节点的二极管结构，移动至如图7B所示的电荷储存结构中。在其它实施例中，能带间热电子注入机制在特定单元上，选择性地将电子由具有n型第一二极管节点和p+型第二二极管节点的二极管结构，移动至如图7A所示的电荷储存结构中。图41A、图41B和图41C类似于图18A、图18B和图18C，为不具内连接第二节点的相邻栅极二极管非易失性存储单元，在特定单元上进行能带间感测的示意图，但其中增加扩散障碍结4101、4102至二极管结构之中。图22A和图22B为不具内连接第二节点相邻栅极二极管非易失性存储单元，其中特定单元上进行如图IOA和图IOB所示的能带间感测的示意图。图22A中，能带间热空穴感测机制在二极管结构中建立电子空穴对，该二极管结构由具有2V偏压的n+型第一二极管节点602与具有OV偏压的第二二极管节点604所形成。该能带间感测电流是指特性化电荷储存结构606的总正电荷或总负电荷。栅极结构608的偏压为-10V。形成二极管结构的n+型第一二极管节点603的偏压为OV，而p型第二二极管节点605为0V，以总电荷量特性化电荷储存结构607的能带间感测电流，因为缺乏足够反相偏压而不存在。图22B同时显示第一二极管节点602与第二二极管节点604，选择性地在二极管结构上产生能带间感测电流的示意图，但该电流如同图22A—般，产生于第一二极管节点602与第二二极管节点604所形成的二极管结构上。然而，图22B中，第一二极管节点603的偏压为2V,第二二极管节点605的偏压为2V。由于第一二极管节点603与第二二极管节点605所形成的二极管结构之间缺乏足够的反向偏压，因此无法产生能带间感测机制。在其它实施例中，能带间感测机制如图IIA和图IIB所示，选择性流入p型第一二极管节点与n+型第二二极管节点中所形成的二极管结构中。图42A和图42B类似于图22A和图22B，为不具内连接第二节点的相邻栅极二极管非易失性存储单元，在特定单元上进行能带间感测的示意图，但其中增加扩散障碍结4201、4202至二极管结构之中。图19A、图19B和图19C为栅极二极管非易失性存储单元多重阵列的分解示意图，其中不同阵列之间，具有不同的字线、第一节点纵行和第二节点纵行的内连接。各个阵列之间垂直排列，即如图16A和图16B所示者。虽然利用绝缘氧化物1904而垂直分隔的多阵列，皆属于相同的集成电路的一部分，但仍以分解方式显示多阵列，显示上述阵列中的所有字线与位线标志。图19A中，不同阵列1900与1902具有内连接。阵列1900的字线与阵列1902的字线均以WL1至WL6标记。然而，不同阵列的第一节点纵行与第二节点纵行各自独立。阵列1900的第一节点纵行被标记为DL1至DL6，阵列1902的第一节点纵行被标记为DL7至DL12。阵列1900的第二节点纵行被标记为CL1至CL6，阵列1902的第二节点纵行被标记为CL7至CU2。图19B中，不同阵列1910与1912各自独立。阵列1910的字线标记为WL1至WL6，阵列1912的字线标记为WL7至WL12。然而，不同阵列1910与1912的第一节点纵行与第二节点纵行具有内连接。阵列1910与阵列1912的第一纵行均标记为DL1至DL6，而其第二纵行均标记为CL1至CL6。图19C中，不同阵列1920与1922的字线和其第一节点纵行及第二节点纵行均各自独立。阵列1920的字线标记为WL1至WL6，阵列1922的字线标记为WL7至WL12。阵列1920的第一节点纵行标记为DL1至DL6，阵列1922的第一节点纵行标记为DL7至DL12。阵列1920的第二节点纵行标记为CL1至CL6，阵列1922的第二节点纵行标记为CL7至CL12。在其它实施例中，多阵列的第二节点纵行具有内连接，由此多阵列中的特定阵列可具有共同位线结构，以供阵列的第二节点纵行所用，或供所有阵列之用。在其它实施例中，第一节点纵行为n型，而第二节点纵行为p型。图19A、图19B和图19C的阵列分别显示具有扩散障碍结以及不具有扩散障碍结的实施例。图20显示集成电路的简化示意图，其中具有栅极二极管非易失性存储单元与控制电路的阵列。集成电路2050，包含在半导体衬底上，利用栅极二极管非易失性存储单元完成的存储阵列2000。栅极二极管存储单元阵列2000可能为单个单元、内连接阵列、或内连接多阵列。列译码器2001与多个字线2002，沿着存储阵列2000中的横列耦合。行译码器2003与多个位线2004，沿着存储阵列2000中的纵列耦合。地址由总线2005提供给行译码器2003与列译码器2001。方块2006中的感测放大器与数据输入结构经由数据总线2007与行译码器2003耦合。数据由集成电路2050上的输入/输出端口，提供至数据输入线2011，或者由其它集成电路2050内部/外部的数据源，输入至方块2006中的数据输入结构。数据由方块2006中的感测放大器，经由数据输出线2015，提供至集成电路2050,或提供至集成电路2050内部/外部的其它数据端。偏压设置状态机2009控制偏压设置供应电压2008的运作，例如擦除验证电压与编程验证电压，以及利用诸如能带间电流，安排编程、擦除、与读取存储单元。图20的集成电路，包含具有扩散障碍结与不具有扩散障碍结的实施例。图21A到图21H显示栅极二极管非易失性存储单元多阵列的制作流程示意图。图21A显示硅衬底2102之上具有氧化物层2104，以及氧化物层2104之上的p型多晶硅层2112。图21B中，形成牺牲氧化层2116与氮化物2118。然后进行浅沟槽隔离，以形成多个p型多晶硅结构2113。在图21C中，将牺牲氧化层2116与氮化物2118除去。该多个p型多晶硅结构2113在进行离子注入，形成栅极二极管非易失性存储单元的p型第二节点2114与n+型第一节点2121。在图21D中，形成电荷储存结构与介质结构的组合2123与栅极多晶硅2132，以完成栅极二极管非易失性存储单元的第一阵列。图21E中，形成另一层氧化物2104与另一层p型多晶硅2112。图21F至图21H中，实际上是重复图21B到图21D的步骤，以形成另一个栅极二极管非易失性阵列，使其垂直置放于先前的第一阵列之上。图23A到图23H显示多阵列栅极二极管非易失性存储单元的制作流程范例。图23A显示具有光刻胶图案12的衬底10，其可定义浅沟槽，以使相邻元件绝缘。衬底可为p型或n型。图23B显示在衬底10之上，浅沟槽14在光刻胶图案12之间受到蚀刻的情形。光刻胶图案12被去除。图23C显示绝缘氧化物16填入浅沟槽14，以隔绝相邻元件的情形。图23D显示离子注入18。离子注入18具有不同的离子，可在衬底10中建立深阱8，同时在深阱8中建立浅阱6。举例而言，若衬底10为p型，深阱8则为n型，而浅阱6为p型；相对而言，若衬底10为n型，深阱8则为p型，而浅阱6为n型。为简化以下附图，上述深阱、浅阱和衬底的组合将不再呈现，应理解为元件可形成在阱内或衬底之上。图23E显示同样利用离子注入18在隔绝氧化物层16之间形成的扩散位线20。扩散位线20以注入法形成，其掺杂物的电荷类型与浅阱6相反(或与衬底10相反)。图23F显示去除部分绝缘氧化物16的步骤。利用回浸(dipback)或回蚀步骤，可去除部分绝缘氧化物16，形成浅层绝缘氧化物22。浅层绝缘氧化物22的表面，低于扩散位线20与浅阱6之间的pn结。图23G显示氧化-氮化-氧化薄层30的形成，其中具有上层氧化物24、氮化物26、以及下层氧化物28。在其它实施例中，氮化物结构为浮动栅极或纳米晶体。由于浅层绝缘氧化物22的表面低于扩散位线20与浅阱6之间的pn结，因此氧化-氮化-氧化薄层30控制扩散位线20与阱6间pn结的电压。图23H显示形成字线32以为元件提供栅极电压的步骤。沉积n+型或p型多晶硅薄膜，随后将其蚀刻，以形成多条字线。栅极材料同时可为金属栅极，例如硅化物、RyRu、钼与钨。图24为栅极二极管非易失性存储单元阵列的透视图，本图结构由图23A至图23H的步骤形成。图30A至图30F显示栅极二极管非易失性存储单元阵列的另一个制作流程范例图。图30A显示p型衬底10，其上沉积n型多晶硅40。图30B显示由此制作而成的n+型多晶硅薄膜42，其位于P型衬底10之上。图30C显示稍后形成的阻隔层，其在n+型多晶硅薄膜42之上具有一层护垫氧化物44，而在护垫氧化物44之上又有一层氮化硅46。位于氮化硅46之上的光刻胶层48是光刻工艺的一部分，用以形成沟槽。图30D显示浅层沟槽经由各向异性蚀刻形成在衬底10上。n+型多晶硅薄膜42通过沟槽分割为分离的第一二极管节点与第二二极管节点，二者为衬底10上相邻的对应部分。同样地，护垫氧化物44分割为数个护垫氧化物52，氮化硅46分割为数个氮化硅54，而光刻胶层48被除去。图30E中，绝缘氧化物56填充沟槽，同时隔绝邻近的二极管结构。随后，进行化学机械抛光以及去除氮化硅的步骤。图30F显示去除部分绝缘氧化物的步骤，由此形成绝缘氧化物部分22，用以隔绝相邻的二极管结构。剩余的步骤则类似于图23G和图23H。图31A到图31I图显示栅极二极管非易失性存储单元阵列的制作流程范例，其中二极管结构具有扩散障碍结。图31A到图311的制作流程类似于图30A至图30F，以及图23G和图23H，但稍有不同形成p型衬底10上的n+型多晶硅薄膜42之前，会先在p型衬底10之上形成超薄膜58。在多种实施例中，超薄膜58可为氧化物、氮化物、氧氮化物，其厚度约在10-20埃(Angstroms)。将超薄膜58分割为不同区块后，分隔的区块分别成为扩散障碍结，其可在各个二极管结构之中，降低第一二极管节点与第二二极管节点的掺杂物流动现象。图32是栅极二极管非易失性存储单元阵列的透视图，其中具有扩散障碍结，而该结构由图31A到图311的工艺所制作。图43A和图43B，是在比较具有扩散障碍结与不具扩散障碍结的不同二极管掺杂物数据。图43A显示具有扩散障碍结的二极管结构中，掺杂物质的数据曲线。曲线4304与4306分别代表P型掺杂物硼与n型掺杂物磷的掺杂数据，曲线4302代表曲线4304与4306的净掺杂数据。X轴以微米为单位，表示二极管结构上的垂直位置，原点代表扩散障碍结与第二二极管节点的交界处，X轴上的正向数字越大，即表示越深入第二二极管节点(同时增加被绝缘介质层包围的程度)；而X轴上负向数字越大，则表示越深入第一二极管节点(同时增加被电荷储存结构与电荷储存介质值包围的程度)。第一二极管节点为n+多晶硅，掺杂浓度约为102Qcm-3。图43B显示类似于图43A的二极管结构掺杂数据，但其中不具有扩散障碍结。曲线4310与4312分贝代表p型掺杂物质硼与n型掺杂物质磷的数据。曲线4308代表曲线4304与4306的净掺杂数据。下方表格比较P型硼掺杂、n型磷掺杂、与净惨杂类型三种浓度，第二二极管节点中，对应X轴的深度为X=0.1pm。下表表示扩散障碍结可减少第一二极管节点中的n型掺杂物移动至第二二极管节点的情况。<table>tableseeoriginaldocumentpage33</column></row><table>图43A和图43B是在比较具有扩散障碍结与不具扩散障碍结的不同二极管掺杂物，在不同热预算(thermalbudget)情形下的数据。图44A和图44B中，二极管结构的扩散障碍结厚度为15埃。X轴基本上与图43A和图43B相同。图44A中，曲线4402与曲线4404分别代表p型掺杂物质硼与n型掺杂物质磷的掺杂数据。图44B中，曲线4406与4408分别代表p型掺杂物质硼与n型掺杂物质磷的掺杂数据。图44A对应相对较低的热预算，利用ISSG(insitusteamgeneration)工艺，在卯0。C处理21秒，再以HTO(hightemperatureoxide)工艺，在900。C处理30分钟。图44B对应于相对较高的热预算，以950。C热处理IO分钟，再以另一热处理工艺100(TC处理43.5分钟。纵然热预算具有相当的差异，图43A和图43B的相应掺杂数据仍相当类似。本发明的优选实施例与范例详细公开如上，应该上述范例仅作为范例，非用以限制本发明的范围。就本领域技术人员而言，自可轻易依据所附权利要求对相关技术进行修改与组合。权利要求1、一种制造非易失性存储元件于集成电路中的方法，该元件包含二极管，其具有第一二极管节点与第二二极管节点，包含形成该集成电路中的第一电荷类型的第一层于该集成电路中第二电荷类型的第二层之上，其中该第一电荷类型与该第二电荷类型相反；除去该第一层与该第二层的一部分，以在该第一层中形成第一二极管节点及在该第二层中形成第二二极管节点，该第一电荷类型的该第一二极管节点相对于该第二电荷类型的第二二极管节点，该第一二极管节点与该第二二极管节点，由结所分隔；形成该集成电路中的隔离介质区以隔离该第二二极管节点的至少一部分与相邻元件，如此该隔离介质区使得该结未被覆盖；形成电荷储存结构与一个或多个储存介质结构于该集成电路中，该电荷储存结构与一个或多个储存介质结构覆盖至少该结以及邻接于该结的该第一二极管节点与该第二二极管节点的一部分，因此该一个或多个储存介质结构至少部分位于该电荷储存结构与该第一及第二二极管节点之间，且至少部分位于该电荷储存结构与该元件的栅极电压源之间；以及形成供给该元件的该栅极电压源的该栅极。2、如权利要求1所述的方法，其中该电荷储存结构具有在反向偏压时，由流经该第一二极管节点与该第二二极管节点之间的电流测量，所决定的电荷储存状态。3、如权利要求l所述的方法，其中形成该隔离介质区包含利用该隔离介质区覆盖至少该结；以及除去覆盖至少该结的该隔离介质区。4、如权利要求1所述的方法，其中该第一二极管节点是掺杂多晶娃。5、如权利要求1所述的方法，其中该第二二极管节点是该集成电路中的阱区。6、如权利要求1所述的方法，其中该第二二极管节点是该集成电路中的基板。7、如权利要求1所述的方法，其中该第一二极管节点是存取该元件的位线。8、如权利要求l所述的方法，其中由该第一二极管节点与该第二二极管节点所构成的该二极管是肖基特二极管。9、如权利要求l所述的方法，其中由该第一二极管节点与该第二二极管节点所构成的该二极管是pn二极管。10、如权利要求1所述的之方法，其中该结是同质结。11、如权利要求l所述的方法，其中该结是异质结。12、如权利要求l所述的方法，其中该结是梯度异质结。13、如权利要求l所述的方法，其中该结包含扩散障碍结。14、如权利要求l所述的方法，其中该电荷储存结构包含电荷捕捉材料。15、如权利要求l所述的方法，其中该电荷储存结构包含浮动栅极材料。16、如权利要求1所述的方法，其中该电荷储存结构包含纳米晶体材料。17、如权利要求1所述的方法，其中该第一二极管节点与该第二二极管节点至少为单晶、多晶、或非晶之一。18、一种非易失性存储元件于集成电路中，该元件包含二极管，其具有第一节点与第二节点，该元件利用包含下列步骤的工艺所形成形成该集成电路中的第一电荷类型的第一层于该集成电路中的第二电荷类型的第二层之上，其中该第一电荷类型与该第二电荷类型相反；除去该第一层与该第二层的一部分，以在该第一层中形成第一二极管节点及在该第二层中形成第二二极管节点，该第一电荷类型的该第一二极管节点相对于该第二电荷类型的第二二极管节点，该第一节点与该第二节点，由结所分隔；形成该集成电路中的隔离介质区以隔离该第二二极管节点的至少一部分与相邻元件，如此该隔离介质区使得该结未被覆盖；形成电荷储存结构与一个或多个储存介质结构于该集成电路中，该电荷储存结构与一个或多个储存介质结构覆盖至少该结以及邻接于该结的该第一二极管节点与该第二二极管节点的一部分，因此该一个或多个储存介质结构至少部分位于该电荷储存结构与该第一及第二二极管节点之间，且至少部分位于该电荷储存结构与该元件的栅极电压源之间；以及形成供给该元件的该栅极电压源该栅极。19、如权利要求18所述的元件，其中该电荷储存结构具有在反向偏压时，由流经该第一二极管节点与该第二二极管节点之间的电流测量，所决定的电荷储存状态。20、如权利要求18所述的元件，其中该结包含扩散障碍结。21、一种制造非易失性存储元件阵列于集成电路中的方法，每一该元fl^包含二极管，其具有第一节点与第二节点，该方法包含形成该集成电路中的第一电荷类型的第一层于该集成电路中的第二电荷类型的第二层之上，其中该第一电荷类型与该第二电荷类型相反；除去该第一层与该第二层的一部分，以在该第一层中形成第一二极管节点及在该第二层中形成第二二极管节点，造成每一该元件包含该第一二极管节点与该第二二极管节点组成的邻近对，每一该元件的该第一节点与该第二节点，由结所分隔；形成该集成电路中的隔离介质行以隔离每一该元件的该第二二极管节点的至少一部分与该元件的相邻行，每一该元件的该结由该隔离介质行所覆盖；对每一该元件形成电荷储存结构与一个或多个储存介质结构，该电荷储存结构与一个或多个储存介质结构覆盖至少该结以及邻接于该结的该第一二极管节点与该第二二极管节点的一部分，因此该一个或多个储存介质结构至少部分位于该电荷储存结构与该第一及第二二极管节点之间，且至少部分位于该电荷储存结构与该元件的栅极电压源之间；以及形成供给该集成电路中每一该元件的该栅极电压源的字线。22、如权利要求21所述的方法，其中该第一二极管节点是位线,该位线及该字线存取该非易失性存储元件阵列中的特定非易失性存储元件。23、如权利要求21所述的方法，其中每一该元件的该电荷储存结构具有在反向偏压时，由流经该第一二极管节点与该第二二极管节点之间的电流测量，所决定的电荷储存状态。24、如权利要求21所述的方法，其中每一该元件的该结包含扩散障碍结。25、一种非易失性存储元件阵列于集成电路中，每一该元件包含二极管，其具有第一节点与第二节点，该阵列利用包含下列歩骤的工艺所形成形成该集成电路中的第一电荷类型的第一层于该集成电路中的第二电荷类型的第二层之上，其中该第一电荷类型与该第二电荷类型相反；除去该第一层与该第二层的一部分，以在该第一层中形成第一二极管节点及在该第二层中形成第二二极管节点，造成每一该元件包含该第一二极管节点与该第二二极管节点组成的邻近对，每一该元件的该第一节点与该第二节点，由结所分隔；形成该集成电路中的隔离介质行以隔离每一该元件的该第二二极管节点的至少一部分与该元件的相邻行，每一该元件的该结由该隔离介质行所覆盖；对每一该元件形成电荷储存结构与一个或多个储存介质结构，该电荷储存结构与一个或多个储存介质结构覆盖至少该结以及邻接于该结的该第一二极管节点与该第二二极管节点的一部分，因此该一个或多个储存介质结构至少部分位于该电荷储存结构与该第一及第二二极管节点之间，且至少部分位于该电荷储存结构与该元件的一栅极电压源之间；以及形成供给该集成电路中每一该元件的该栅极电压源的字线。26、如权利要求25所述的阵列，其中该第一二极管节点是位线，该位线及该字线存取该非易失性存储元件阵列中的特定非易失性存储元件。27、如权利要求25所述的阵列，其中每一该元件的该电荷储存结构具有在反向偏压时，由流经该第一二极管节点与该第二二极管节点之间的电流测量，所决定的电荷储存状态。28、如权利要求25所述的阵列，其中每一该元件的该结包含扩散障碍结。全文摘要一种具有栅极的二极管非易失性存储单元，其具有电荷储存结构，包含具有额外栅极端的二极管结构。不同实施例可以包含或排除位于二极管节点之间的扩散障碍结构。实施例包含单个存储单元、这种存储单元的阵列、操作该存储单元或该存储单元阵列的方法、以及其制造方法。文档编号H01L21/8247GK101221923SQ20071019277公开日2008年7月16日申请日期2007年11月20日优先权日2006年11月20日发明者欧天凡,蔡文哲,赖二琨,高瑄苓申请人:旺宏电子股份有限公司