半导体结构的形成方法
【技术领域】
[0001] 本发明涉及半导体技术领域，特别涉及一种半导体结构的形成方法。
【背景技术】
[0002] 随着半导体器件集成度的不断提高，技术节点的降低，传统的栅介质层不断变薄， 晶体管的栅极漏电流随之增加，引起半导体器件功耗增加等问题。为解决上述问题，现有技 术提供一种将金属栅极替代多晶娃栅极的解决方案。其中，"后栅（gatelast)"工艺为形 成金属栅极晶体管的一个主要工艺。
[0003] 现有采用后栅极工艺形成金属栅极晶体管的方法，包括：提供半导体衬底，所述半 导体衬底上形成有伪栅结构，所述伪栅结构包括位于所述半导体衬底表面的伪栅介质层和 所述伪栅介质层表面的伪栅极；所述半导体衬底上还形成有覆盖半导体衬底表面W及伪栅 结构侧壁的介质层，所述介质层的表面与伪栅结构顶部表面齐平；去除所述伪栅结构后形 成凹槽；在所述凹槽和介质层表面依次形成高K栅介质层、功函数层和金属层，然后W所述 介质层表面作为停止层，采用化学机械研磨（CM巧工艺对所述金属层进行平坦化，形成金 属栅极。
[0004] 所述金属栅极晶体管一般形成在芯片的核必区域，例如逻辑区域等，而在芯片的 外围区域，例如输入/输出区域，通常还是采用多晶娃作为栅极材料，并且在芯片上还具有 其他采用多晶娃或其他材料形成的器件层，例如多晶娃电阻等。在采用化学机械研磨（CMP) 工艺进行平坦化形成金属栅极的过程中，由于CMP工艺对多晶娃等材料的器件层的研磨速 率较快，往往会对其他区域的器件层表面造成损伤，使所述器件层顶部发生凹陷，从而影响 该器件层的性能。
【发明内容】
[0005] 本发明解决的问题是提供一种半导体结构的形成方法，在形成金属栅极的过程 中，避免对其他区域的器件层表面造成损伤。
[0006] 为解决上述问题，本发明提供一种半导体结构的形成方法，包括；提供半导体衬 底，所述半导体衬底包括第一区域和第二区域；形成覆盖部分第一区域的第一伪栅极和覆 盖部分第二区域的器件层，所述第一伪栅极顶部表面和器件层的顶部表面齐平；在半导体 衬底表面形成介质层，所述介质层覆盖第一伪栅极和器件层的侧壁，并且所述介质层表面 与第一伪栅极顶部表面、器件层顶部表面齐平；去除所述第一伪栅极，形成第一凹槽；在所 述第一凹槽内壁、介质层和器件层上形成填充满所述第一凹槽的第一金属层；采用化学机 械研磨工艺，对所述第一金属层进行第一平坦化处理，去除位于介质层和器件层上的第一 金属层，在所述第一凹槽内形成第一栅极，所述第一平坦化处理采用的研磨液内具有保护 剂，所述保护剂在平坦化过程中在所述器件层的表面形成保护层。
[0007] 可选的，所述保护剂与器件层材料发生反应，形成所述保护层。
[0008] 可选的，所述保护层的厚度为10A~30A。
[0009] 可选的，所述保护剂的浓度为IOppm~10化pm。
[0010] 可选的，所述研磨液内的保护剂为〇3。
[0011] 可选的，所述器件层的材料为多晶娃。
[0012] 可选的，所述保护层的材料为氧化物层。
[0013] 可选的，所述保护层的材料为氧化娃。
[0014] 可选的，所述半导体衬底还包括第H区域；形成覆盖部分第H区域的第二伪栅极， 所述第二伪栅极与第一伪栅极分立，且所述第二伪栅极顶部表面与第一伪栅极顶部表面齐 平。
[0015] 可选的，在进行第一平坦化处理的过程中，所述保护剂在第二伪栅极顶部表面也 形成保护层。
[0016] 可选的，形成所述第一栅极之后，去除所述第二伪栅极，形成第二凹槽；在所述第 二凹槽内壁、介质层、保护层和第一栅极上形成填充满所述第二凹槽的第二金属层；采用化 学机械研磨工艺，对所述第二金属层进行第二平坦化处理，去除位于介质层、保护层和第一 栅极上的第二金属层，在所述第二凹槽内形成第二栅极。
[0017] 可选的，所述第二平坦化处理采用的研磨液内具有保护剂。
[001引可选的，所述保护剂的浓度为IOppm~10化pm。
[0019] 可选的，所述保护剂为〇3。
[0020] 可选的，所述第一伪栅极与半导体衬底表面之间具有第一栅介质层，所述第一栅 介质层的材料为氧化给、氧化铅、氧化铅、娃氧化给或娃氧化铅。
[0021] 可选的，所述第二伪栅极与半导体衬底表面之间具有第二栅介质层，所述第二栅 介质层的材料为氧化给、氧化铅、氧化铅、娃氧化给或娃氧化铅。
[0022] 可选的，所述第一金属层的材料为铅、铁、鹤、粗、氮化铁或氮化粗。
[0023] 可选的，所述第二金属层的材料为铅、铁、鹤、粗、氮化铁或氮化粗。
[0024] 可选的，所述第一伪栅极两侧的半导体衬底的第一区域内还具有第一源漏极。
[0025] 可选的，所述第二伪栅极两侧的半导体衬底的第H区域内还具有第二源漏极。
[0026] 与现有技术相比，本发明的技术方案具有W下优点：
[0027] 本发明的技术方案中，在半导体衬底的第一区域上形成第一伪栅极，在第二区域 上形成器件层，W及在半导体衬底表面形成与所述第一伪栅极顶部表面、器件层顶部表面 齐平的介质层之后，去除所述第一伪栅极，形成第一凹槽；形成填充满所述第一凹槽的第一 金属层；采用化学机械研磨工艺，对所述第一金属层进行第一平坦化处理，形成第一栅极， 所述第一平坦化处理采用的研磨液内具有保护剂，所述保护剂在平坦化过程中在所述器件 层的表面形成保护层。在进行所述第一平坦化处理的过程中，由于所述保护层具有较低的 研磨速率，可W保护器件层的表面，并且保持所述保护层表面平坦，从而可W避免研磨杂质 的残留而影响形成的半导体结构的性能。
[002引进一步，所述研磨液内的保护剂为03,所述保护剂具有很强的氧化性，与器件层表 面接触后，容易与所述器件层的材料发生反应，氧化所述器件层的表面，在所述器件层表面 形成氧化物层作为保护层，在第一金属层的研磨过程中，所述氧化物层的研磨速率低于器 件层的研磨速率，可W保护所述器件层的表面。并且，由于所述保护剂具有强氧化性，在进 行所述第一平坦化处理的过程中，所述保护剂还可W使第一金属层的表面氧化，从而提高 研磨效率。
[0029] 进一步的，所述研磨液中，所述保护剂的浓度为IOppm~10化pm,形成的所述保护 层的厚度为]0A~30A。如果所述保护剂的浓度小于lOppm，则形成的保护层的厚度较小， 不能对所述器件层表面起到足够的保护作用；如果所述保护剂的浓度大于I(K)PPm,则在进 行第一平坦化处理的过程中，所述保护剂度第一金属层的氧化速率过快，使得对第一金属 层研磨的速率过快，不易控制，容易造成过研磨问题而影响最终形成的晶体管的性能。
【附图说明】
[0030] 图1至图12是本发明的实施例的半导体结构的形成过程的结构示意图。
【具体实施方式】
[0031] 如【背景技术】中所述，现有技术在形成晶体管的金属栅极的过程中，对金属层进行 平坦化时，容易使其他区域的器件层表面造成损伤，使器件层的顶部发生凹陷，并且所述凹 陷处容易造成杂质残留，从而影响器件的性能。
[0032] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例做详细的说明。
[0033] 请参考图1，提供半导体衬底100,所述半导体衬底100包括第一区域I和第二区 域II。
[0034] 所述半导体衬底100的材料包括娃、错、错化娃、神化嫁等半导体材料，所述半导 体衬底100可W是体材料也可W是复合结构如绝缘体上娃。本领域的技术人员可W根据半 导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底 100的类型不应限制本发明的保护范围。本实施例中，所述半导体衬底100的材料为单晶 娃。
[0035] 所述第一区域I用于形成金属栅极晶体管，第二区域II用于形成晶体管或其他半 导体器件，例如电阻、电容等。本实施例中，后续采用后栅工艺在第一区域I上形成具有金 属栅极的PMOS晶体管，采用前栅工艺在第二区域II上形成具有多晶娃栅极的NMOS晶体 管。
[0036] 本实施例