一种半导体器件及其制造方法、电子装置的制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子
目.ο
【背景技术】
[0002]在下一代集成电路的制造工艺中，对于互补金属氧化物半导体(CMOS)的栅极的制作，通常采用高k_金属栅极工艺，以解决器件特征尺寸的不断缩减所带来的栅极漏电不断增大的问题。对于高k-金属栅极工艺而言，其分为先栅极工艺和后栅极工艺两种。对于前者，形成的金属栅极易于受到后续实施的包括高温结退火在内的多个热处理工序的影响，进而造成电学特性指标的漂移。为解决这一问题，对于具有较小数值工艺节点(例如28nm以下工艺节点)的CMOS而言,所述高k_金属栅极工艺通常为后栅极工艺,其实施过程包括:在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上层叠的牺牲栅极介电层和牺牲栅极材料层构成；在伪栅极结构的两侧形成侧壁结构，之后去除伪栅极结构中的牺牲栅极介电层和牺牲栅极材料层，在侧壁结构之间留下的沟槽内依次沉积界面层、高k介电层、覆盖层、功函数金属层、阻挡层和浸润层；进行金属栅极材料(通常为铝)的填充。
[0003]对于典型的6T SRAM单元而言，沿着器件版图中的栅极长度方向得到器件的剖面图图1，半导体衬底100中形成有多个隔离结构101，作为示例，隔离结构101为浅沟槽隔离结构(STI),共栅极结构108由邻接的第一高k-金属栅极结构和第二高k-金属栅极结构构成，第一高k-金属栅极结构由自下而上层叠的高k介电层104、第一功函数设定金属层105和金属栅极材料层107构成,第二高k-金属栅极结构由自下而上层叠的高k介电层104、第二功函数设定金属层106和金属栅极材料层107构成，第一功函数设定金属层105和第二功函数设定金属层106具有不同的功函数，共栅极结构108的两侧形成有侧壁结构102，侧壁结构102外侧的半导体衬底100上形成有绝缘层103。
[0004]由于第一功函数设定金属层105和第二功函数设定金属层106具有不同的功函数，因此，第一高k-金属栅极结构和第二高k-金属栅极结构是分别形成的，形成过程中需要实施干法蚀刻和湿法蚀刻以去除之前形成的伪栅极结构，第一高k-金属栅极结构和第二高k-金属栅极结构之间的邻接界面的形态难以控制，影响第一高k-金属栅极结构和第二高k-金属栅极结构的阈值电压，进而造成器件性能的失配和器件良率的降低。
[0005]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0006]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供半导体衬底，在所述半导体衬底上形成有相邻的第一高k_金属栅极结构和第二高k_金属栅极结构，所述第一高k_金属栅极结构和所述第二高k_金属栅极结构的两侧均形成有侧壁结构，所述侧壁结构外侧的半导体衬底上形成有第一绝缘层；在所述半导体衬底上沉积第二绝缘层，覆盖所述第一高k-金属栅极结构、所述第二高k-金属栅极结构、所述侧壁结构和所述第一绝缘层；蚀刻所述第二绝缘层，以形成沟槽；在所述沟槽中形成桥接金属层，其中，所述桥接金属层将所述第一高k-金属栅极结构和所述第二高k-金属栅极结构连接起来，共同构成共栅极结构。
[0007]在一个示例中，所述第一高k_金属栅极结构和所述第二高k_金属栅极结构之间的间距满足最小版图设计规则。
[0008]在一个示例中，所述第一高k_金属栅极结构由自下而上层叠的高k介电层、第一功函数设定金属层和金属栅极材料层构成，所述第二高k_金属栅极结构由自下而上层叠的所述高k介电层、第二功函数设定金属层和所述金属栅极材料层构成。
[0009]在一个示例中，所述第一功函数设定金属层和所述第二功函数设定金属层具有不同的功函数。
[0010]在一个示例中，所述蚀刻为过蚀刻。
[0011]在一个示例中，形成所述桥接金属层之前，先在所述沟槽的侧壁和底部上形成附着层。
[0012]在一个示例中，所述附着层的构成材料包括钛、钽、氮化钛、氮化钽及其之间的组入口 O
[0013]在一个示例中，所述桥接金属层的构成材料包括钨、铝或者钛铝合金，所述第一绝缘层和所述第二绝缘层的材料包括氧化物，所述高k介电层的构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化锆或氧化铝。
[0014]在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。
[0015]在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。
[0016]根据本发明，所述第一高k_金属栅极结构和所述第二高k_金属栅极结构不邻接，所述桥接金属层与所述第一高k_金属栅极结构和所述第二高k_金属栅极结构之间的界面形态易于控制，由此可以进一步提升器件的性能。
【附图说明】
[0017]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0018]附图中:
[0019]图1为沿着器件版图中的栅极走向得到的根据现有技术制备的器件的共栅极结构的示意性剖面图；
[0020]图2A-图2D为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
[0021]图3为根据本发明示例性实施例一的方法依次实施的步骤的流程图。
【具体实施方式】
[0022]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0023]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0024]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0025][示例性实施例一]
[0026]参照图2A-图2D，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件沿栅极长度方向的示意性剖面图。
[0027]首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底200选用单晶硅材料。在半导体衬底200中形成有多个隔离结构201，作为示例，隔离结构201为浅沟槽隔离结构。
[0028]在半导体衬底200上形成有用于构成共栅极结构的相邻的第一高k_金属栅极结构208和第二高k-金属栅极结构209，第一高k-金属栅极结构208和第二高k_金属栅极结构209之间的间距满足最小版图设计规则。作为示例，第一高k-金属栅极结构208由自下而上层叠的高k介电层204、第一功函数设定金属层205和金属栅极材料层207构成,第二高k-金属栅极结构209由自下而上层叠的高k介电层204、第二功函数设定金属层206和金属栅极材料层207构成。其中，高k介电层204的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等；第一功函数设定金属层205包括一层或多层金属或金属化合物，其构成材料为适用于PMOS的金属材料，包括钌、钯、钼、钨及其合金，还包括上述金属元素的碳化物、氮化物等；第二功函数设定金属层206包括一层或多层金属或金属化合物，其构成材料为适用于NMOS的金属材料，包括钛、钽、铝、锆、铪及其合金，还包括上述金属元素的碳化物、氮化物等；金属栅极材料层207的材料包括钨或铝。需要说明的是，高k介电层204与半导体衬底200之间可以形成界面层，形成界面层的作用是改善高k介电层204与半导体衬底200之间的界面特性，界面层的材料包括硅氧化物(S1x);高k介电层204与所述功函数设定金属层之间可以形成保护层，