晶体管的形成方法
【技术领域】
[0001]本发明涉及半导体制造技术领域，尤其涉及一种晶体管的形成方法。
【背景技术】
[0002]随着半导体制造技术的飞速发展，半导体器件正朝着更高的元件密度以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸变得比以往更短。然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。目前，现有技术主要通过提高载流子迁移率来提高半导体器件性能。当载流子的迁移率提闻，晶体管的驱动电流提闻，则晶体管中的漏电流减少，而提闻载流子迁移率的一个关键要素是提闻晶体管沟道区中的应力，因此提闻晶体管沟道区的应力可以极大地提闻晶体管的性能。
[0003]现有技术提高晶体管沟道区应力的一种方法为:在晶体管的源区和漏区形成应力层。其中，PMOS晶体管的应力层材料为硅锗(SiGe)，由于硅锗和硅具有相同的晶格结构，即“金刚石”结构，而且在室温下，硅锗的晶格常数大于硅的晶格常数，因此硅和硅锗之间存在晶格失配，使应力层能够向沟道区提供压应力，从而提高PMOS晶体管沟道区的载流子迁移率性能。相应地，NMOS晶体管的应力层材料为碳化硅(SiC)，由于在室温下，碳化硅的晶格常数小于硅的晶格常数，因此硅和碳化硅之间存在晶格失配，能够向沟道区提供拉应力，从而提闻NMOS晶体管的性能。
[0004]然而，对于现有的在源区和漏区形成有应力层的晶体管，所形成的晶体管形貌不良、性能不稳定。
【发明内容】
[0005]本发明解决的问题是提供一种晶体管的形成方法，所形成的晶体管形貌良好、性能改善。
[0006]为解决上述问题，本发明提供一种晶体管的形成方法，包括:提供衬底；在衬底表面形成栅极层，所述栅极层表面具有掩膜层；在靠近所述栅极层顶部的侧壁表面形成保护层，所述保护层与所述掩膜层相接触；在所述保护层表面以及栅极层的侧壁表面形成侧墙；在所述侧墙、保护层和栅极层两侧的衬底内形成应力层。
[0007]可选的，还包括:所述保护层完全覆盖所述栅极层的侧壁表面。
[0008]可选的，在形成所述保护层之前，对所述栅极层的侧壁进行减薄；在对所述栅极层的侧壁进行减薄之后，在所述栅极层的侧壁表面形成保护层。
[0009]可选的，对所述栅极层进行减薄的工艺为各向同性的刻蚀工艺。
[0010]可选的，形成所述保护层的工艺包括:在所述衬底表面、栅极层的侧壁表面和掩膜层表面形成保护膜；回刻蚀所述保护膜直至暴露出衬底表面以及掩膜层的顶部表面为止，形成保护层。
[0011]可选的，所述保护层的形成方法包括:在所述衬底表面形成牺牲层，所述牺牲层覆盖所述栅极层的侧壁表面，且所述牺牲层的表面低于所述栅极层的顶部表面；在所述牺牲层表面、高于牺牲层的栅极层侧壁表面、以及掩膜层表面形成保护膜；回刻蚀所述保护膜直至暴露出所述牺牲层表面以及掩膜层的顶部表面为止，在高于牺牲层的栅极层侧壁表面、以及掩膜层侧壁表面形成所述保护层；在形成所述保护层之后，去除所述牺牲层。
[0012]可选的，所述牺牲层的材料与所述衬底表面的材料以及所述保护层的材料不同。
[0013]可选的，所述保护层的材料为SiN、S1N, S1BN, S1CN, S12中的一种或多种；所述保护层的厚度为20埃?200埃。
[0014]可选的，所述侧墙的形成工艺包括:在衬底表面、栅极层的侧壁表面、保护层表面以及掩膜层表面形成侧墙膜；回刻蚀所述侧墙膜直至暴露出衬底表面以及掩膜层的顶部表面为止，形成侧墙。
[0015]可选的，所述应力层的形成工艺包括:在所述侧墙和栅极层两侧的衬底内形成第一开口 ；采用选择性外延沉积工艺在所述第一开口内形成应力层。
[0016]可选的，所述应力层的材料为硅锗或碳化硅。
[0017]可选的，所述应力层的材料为硅锗，所述应力层内掺杂有P型离子；所述应力层的材料为碳化硅，所述应力层内掺杂有N型离子。
[0018]可选的，所述栅极层的材料为无定形硅或多晶硅。
[0019]可选的，还包括:在所述栅极层和衬底之间形成栅介质层，所述栅介质层的材料包括氧化硅。
[0020]可选的，在形成所述应力层之后，在所述衬底表面形成介质层，所述介质层的表面齐平于或高于所述栅极层的顶部表面；去除所述掩膜层和栅极层，并暴露出衬底表面，在所述介质层内形成第二开口 ；在所述第二开口底部的侧壁表面形成高K栅介质层；在所述高K栅介质层表面形成填充满所述第二开口的金属栅。
[0021 ] 可选的，所述衬底为平面基底。
[0022]可选的，所述衬底包括:基底；基底表面的鳍部；位于基底表面的隔离层，所述隔离层覆盖部分鳍部的侧壁表面，且所述隔离层的表面低于所述鳍部的顶部表面。
[0023]可选的，所述栅极层横跨于所述鳍部上，且所述栅极层位于部分隔离层表面、以及鳍部的侧壁和顶部表面。
[0024]可选的，所述衬底包括第一区域和第二区域。
[0025]可选的，在第一区域的保护层表面以及栅极层的侧壁表面形成侧墙之后，在第一区域的侧墙、保护层和栅极层两侧的衬底内形成应力层；在第一区域形成应力层之后，在第二区域的保护层及栅极层的侧壁表面形成侧墙；在第二区域形成侧墙之后，在第二区域的侧墙、保护层和栅极层两侧的衬底内形成应力层。
[0026]与现有技术相比，本发明的技术方案具有以下优点:
[0027]本发明的形成方法中，在靠近栅极层顶部的侧壁表面形成保护层，所述保护层能够在后续形成侧墙的过程中，避免所形成的侧墙暴露出栅极层靠近顶部的侧壁表面，使得所述保护层和掩膜层能够保护所述栅极层的顶部的顶角，避免所述栅极层顶部的顶角在形成侧墙之后被暴露。因此，在形成侧墙之后，形成应力层的过程中，能够避免在所述栅极层顶部的顶角处形成外延颗粒，使得所形成的栅极层的形貌良好，而且能够避免了所形成的栅极层顶部产生漏电流的问题，使所形成的晶体管性能稳定。
[0028]进一步，在形成所述保护层之前，对所述栅极层的侧壁进行减薄；在对所述栅极层的侧壁进行减薄之后，所述栅极层的侧壁表面形成保护层，且所述保护层完全覆盖所述栅极层的侧壁表面。由于在形成保护层之前，对所述栅极层的侧壁进行了减薄，因此所述栅极层的侧壁相对于掩膜层的侧壁凹陷，从而能够使所形成的保护层表面相对于掩膜层的侧壁表面齐平、凹陷或突出，则所述保护层的顶部能够由所述掩膜层覆盖，在后续形成侧墙的过程中，不会造成所述保护层的顶部被损耗，从而保证了在形成侧墙之后，所述栅极层靠近顶部的侧壁、以及顶部的顶角不被暴露出，以此避免在所述栅极层顶部的顶角处形成外延颗粒。
[0029]进一步，在所述衬底表面形成牺牲层，所述牺牲层覆盖所述栅极层的侧壁表面，且所述牺牲层的表面低于所述栅极层的顶部表面，在高于所述牺牲层的栅极层和掩膜层的侧壁表面形成保护层。由于所述保护层除了覆盖栅极层靠近顶部的侧壁表面，还覆盖所述掩膜层的侧壁表面，因此在后续去除牺牲层之后，形成所述侧墙的工艺无法完全消耗位于掩膜层侧壁表面的保护层，因此能够保证在形成侧墙之后，所述栅极层顶部的顶角依旧能够由保护层和掩膜层覆盖，从而能够避免在后续形成应力层的过程中，在栅极层的顶部顶角处形成外延颗粒的问题。
【附图说明】
[0030]图1和图2是本发明实施例的晶体管剖面结构示意图；
[0031]图3至图11是本发明一实施例的晶体管的形成过程的剖面结构示意图；
[0032]图12至图14是本发明另一实施例的晶体管的形成过程的剖面结构示意图。
【具体实施方式】
[0033]如【背景技术】所述，在晶体管的源区和漏区形成应力层之后，容易造成晶体管的形貌不良、性能不稳定。
[0034]经过研究发现，请参考图1和图2，图1和图2是本发明一种在源区和漏区形成应力层的晶体管实施例的剖面结构示意图，图2是图1沿AA’方向的剖面结示意图，包括:衬底100 ;位于衬底100表面的栅极结构110,所述栅极结构110包括:位于衬底100表面的栅介质层111，位于所述栅介质层表面的栅极层112,位于所述栅极层112表面的掩膜层113,以及位于所述栅介质层111、栅极层112和掩膜层113侧壁表面的侧墙114 ;位于所述栅极结构110两侧衬底内的应力层120。所述栅极层112的材料为多晶硅，所述栅极层112能够作为晶体管的栅极，也能够是作为伪栅极，而所述伪栅极用于为后续需要形成的金属栅占据空间位置。
[0035]其中，所述应力层120的形成工艺包括:在衬底100表面形成栅极结构110之后，在所述栅极结构110两侧的衬底100内形成开口 ；采用选择性外延沉积工艺在所述开口内形成应力层120。
[0036]在本实施例中，衬底100具有第一区域101和第二区域102，所述第一区域101用于形成PMOS晶体管，所述第二区域102用于形成NMOS晶体管，因此第一区域