一种半导体器件的制造方法和电子装置的制造方法
【技术领域】
[0001]本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法和电子装置。
【背景技术】
[0002]在半导体技术领域中，NAND器件通常包括位于单元区(cell)的控制栅1021和位于周边区的选择栅1022，如图1A所示，并且通常还包括位于控制栅的下方的浮栅(图1A未示出)。在NAND的制造工艺中，位于NAND器件的单元区(cell)的栅极(包括控制栅和浮栅)与位于周边区的选择栅通常使用不同的掩膜工艺来制造。位于单元区的栅极由于尺寸比较小通常采用自对准双重图形技术(SADP)制造，位于周边区的选择栅由于尺寸比较大通常采用普通掩膜工艺制造。
[0003]在现有的半导体器件的制造方法中，先采用自对准双重图形技术形成用于对位于半导体衬底100上的浮栅材料层101、控制栅材料层102进行刻蚀以形成位于单元区的栅极的第一掩膜105，然后采用普通掩膜工艺形成用于刻蚀形成位于周边区的选择栅的第二掩膜106，形成的结构如图1B所示。其中，形成第一掩膜105的工艺与形成第二掩膜106的工艺之间完全独立。
[0004]在上述半导体器件的制造方法中，由于控制栅与选择栅分别采用各自独立的掩膜工艺来制造，所以会导致控制栅与选择栅之间的交叠控制非常困难。即使采用先进光刻工艺，用于制造控制栅的掩膜层与用于制造选择栅的掩膜层之间的交叠变化(variat1n)也是不可避免的。也就是说，现有的半导体器件的制造方法无法很好地控制选择栅与单元区(cell)之间的距离。而无法很好地控制选择栅与单元区(cell)之间的距离，将会影响单元的阈值电压(Vt)均一性并对器件造成干扰(disturb)，从而影响半导体器件的良率和性倉泛。
[0005]由此可见，现有的半导体器件的制造方法存在着难以很好地控制选择栅与单元区之间的距离的问题，会影响单元的阈值电压均一性并对器件造成干扰，从而影响半导体器件的良率和性能。因此，为解决上述技术问题，有必要提出一种新的半导体器件的制造方法。
【发明内容】
[0006]针对现有技术的不足，本发明提出一种半导体器件及其制造方法和电子装置，可以很好地控制选择栅与单元区之间的距离，能够改善单元的阈值电压均一性并减小干扰，从而可以提高半导体器件的性能和良率。
[0007]本发明的一个实施例提供一种半导体器件的制造方法，包括如下步骤:
[0008]步骤S101:提供形成有自下而上包括浮栅材料层、控制栅材料层、第一硬掩膜层和核心材料层的叠层结构的半导体衬底，在所述叠层结构上形成包括与控制栅相对应的部分和与选择栅相对应的部分的图形化的第一掩膜；
[0009]步骤S102:利用所述第一掩膜对所述核心材料层进行图形化以形成包括与控制栅相对应的部分和与选择栅相对应的部分的图形化的核心材料层；
[0010]步骤S103:在所述核心材料层上沉积掩膜材料层并对所述掩膜材料层进行刻蚀以形成包括与控制栅相对应的第一图案和与选择栅相对应的第二图案的图形化的第二掩膜，去除所述核心材料层；
[0011]步骤S104:在所述第二掩膜的与同一选择栅相对应的两个相邻的所述第二图案之间形成第三掩膜；
[0012]步骤S105:利用所述第二掩膜和所述第三掩膜对所述第一硬掩膜层进行图形化以形成包括用于刻蚀控制栅的掩膜图案和用于刻蚀选择栅的掩膜图案的图形化的第一硬掩膜层；
[0013]步骤S106:利用所述第一硬掩膜层对所述控制栅材料层和所述浮栅材料层进行刻蚀以形成控制栅和选择栅。
[0014]可选地，在所述步骤S101中，所述第一硬掩膜层和所述核心材料层的材料包括先进图形化薄膜。
[0015]可选地，在所述步骤S101中，所述第一掩膜包括光刻胶。
[0016]可选地，在所述步骤S103中，所述掩膜材料层包括氧化硅或氮化硅。
[0017]可选地，在所述步骤S103中，所述第一图案与所述第二图案的宽度相同。
[0018]可选地，在所述步骤S104中，所述第三掩膜包括光刻胶。
[0019]可选地，在所述步骤S105中，对所述第一硬掩膜层进行图形化的方法包括刻蚀。
[0020]可选地，在所述步骤S106中，还同时形成位于所述控制栅下方的浮栅。
[0021]可选地，在所述步骤S101中，所述叠层结构还包括位于所述控制栅材料层与所述第一硬掩膜层之间的增强型氧化层以及位于所述第一硬掩膜层和所述核心材料层之间的刻蚀阻挡层。
[0022]本发明的另一个实施例提供一种电子装置，其包括半导体器件以及与所述半导体器件相连接的电子组件，其中所述半导体器件的制造方法包括如下步骤:
[0023]步骤S101:提供形成有自下而上包括浮栅材料层、控制栅材料层、第一硬掩膜层和核心材料层的叠层结构的半导体衬底，在所述叠层结构上形成包括与控制栅相对应的部分和与选择栅相对应的部分的图形化的第一掩膜；
[0024]步骤S102:利用所述第一掩膜对所述核心材料层进行图形化以形成包括与控制栅相对应的部分和与选择栅相对应的部分的图形化的核心材料层；
[0025]步骤S103:在所述核心材料层上沉积掩膜材料层并对所述掩膜材料层进行刻蚀以形成包括与控制栅相对应的第一图案和与选择栅相对应的第二图案的图形化的第二掩膜，去除所述核心材料层；
[0026]步骤S104:在所述第二掩膜的与同一选择栅相对应的两个相邻的所述第二图案之间形成第三掩膜；
[0027]步骤S105:利用所述第二掩膜和所述第三掩膜对所述第一硬掩膜层进行图形化以形成包括用于刻蚀控制栅的掩膜图案和用于刻蚀选择栅的掩膜图案的图形化的第一硬掩膜层；
[0028]步骤S106:利用所述第一硬掩膜层对所述控制栅材料层和所述浮栅材料层进行刻蚀以形成控制栅和选择栅
[0029]本发明的半导体器件的制造方法，通过在形成与控制栅相对应的第一图案的同时形成与选择栅相对应的第二图案，可以很好地控制选择栅与单元区之间的距离，能够改善单元的阈值电压均一性并减小干扰，从而可以提高半导体器件的性能和良率。本发明的电子装置，包括采用上述方法制得的半导体器件，因而同样具有上述优点。
【附图说明】
[0030]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0031]附图中:
[0032]图1A为现有技术中的NAND器件的一种SEM图；
[0033]图1B为现有技术中的一种半导体器件的制造方法的形成用于刻蚀选择栅的第二掩膜的步骤所形成的结构的剖视图；
[0034]图2A、图2B、图2C、图2D、图2E、图2F和图2G为本发明实施例一的半导体器件的制造方法的相关步骤形成的结构的剖视图；
[0035]图3为本发明实施例一的半导体器件的制造方法的一种流程图。
【具体实施方式】
[0036]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0037]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0038]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接至『或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直