采用鳍式场效应晶体管工艺的同质结二极管结构的制作方法
【专利摘要】通过利用鳍式场效应晶体管(FinFET)形成工艺中的各个工艺步骤，在包括FinFET的IC器件中形成二极管和双极结型晶体管(BJT)。二极管或BJT包括隔离鳍区域和鳍阵列区域，具有不同深度的n阱和位于鳍阵列区域的一部分中并围绕隔离鳍区域中的n阱的p阱。与FinFET的n阱和p阱一起注入二极管和BJT的n阱和p阱。本发明提供了采用鳍式场效应晶体管工艺的同质结二极管结构。
【专利说明】采用鳍式场效应晶体管工艺的同质结二极管结构
【技术领域】
[0001]一般而言，本发明涉及集成电路（IC)器件，更具体而言，涉及用于在包括鳍式场效应晶体管（FinFET)的IC器件中形成二极管结构的结构和方法。
【背景技术】
[0002]在迅速发展的半导体制造产业中，互补金属氧化物半导体（CMOS)FinFET器件用于许多逻辑和其他应用中并且集成到各种不同类型的半导体器件中。FinFET器件包括其中形成晶体管的沟道和源极/漏极区域的半导体鳍。在半导体鳍的一部分的上方以及沿着半导体鳍的该部分的侧面形成栅极。与具有相同的器件区域的平面型晶体管相比，FinFET中的沟道和源极/漏极区域的表面积增大促使形成更快速、更可靠以及更好控制的半导电体晶体管器件。
[0003]包括CMOS FinFET的IC器件还需要其他半导体结构和晶体管，诸如二极管和双极结型晶体管（BJT)。采用相同的材料和工艺，沿着FinFET的侧面以及与FinFET同时形成这些其他半导体结构和晶体管。在热传感器应用的一个实例中，采用在隔离部件之间的η型掺杂娃上外延生长的娃锗（SiGe)p结和在隔离部件的P结对面形成的碳化娃(SiC)η结形成二极管。采用两个共用η结的这种二极管形成NPN BJT。
[0004]继续寻求采用相同的制造工艺沿着侧面FinFET形成的利用形成用于FinFET的鳍结构同时最小化其他制造步骤并具有改善的电气性质的二极管和BJT结构。
【发明内容】
[0005]为了改进上述技术方案，一方面，本发明提供了一种二极管，包括：半导体衬底，具有位于隔离鳍区域中的多个鳍和位于鳍阵列区域中的多个鳍阵列；位于所述隔离鳍区域中的η阱，该η阱具有η阱深度；位于所述隔离鳍区域中的P阱，该P阱位于所述η阱的下方；以及位于所述鳍阵列区域中的P阱，该P阱的P阱深度大于所述η阱深度，并且该P阱与位于所述隔离鳍区域中的P阱相连；其中，所述隔离鳍区域中的鳍间距大于约O. 3微米，并且所述鳍阵列区域中的阵列内鳍间距小于约50纳米（nm)。
[0006]在所述的二极管中，位于所述隔离鳍区域中的P阱的最小厚度为35nm。
[0007]所述的二极管还包括：在位于所述隔离鳍区域中的P阱以及所述鳍阵列区域的下方的深η阱；以及在侧面围绕位于所述鳍阵列区域中的P阱的至少一个η阱。
[0008]在所述的二极管中，所述至少一个η阱是双极结型晶体管（BJT)中的集电极端。
[0009]在所述的二极管中，所述鳍阵列区域中的多个鳍阵列中的每一个鳍阵列都包括2个鳍。
[0010]所述的二极管还包括位于所述鳍阵列区域中的多个鳍阵列之间的一个或多个浅沟槽隔离（STI)部件。
[0011]另一方面，本发明提供了一种双极结型晶体管（BJT)，包括：半导体衬底，具有位于隔离鳍区域中的多个鳍和位于鳍阵列区域中的多个鳍阵列；浅沟槽隔离（STI)部件，侧面围绕所述隔离鳍区域中的多个鳍；位于所述隔离鳍区域中的η阱，该η阱部分地位于所述STI部件下方；位于所述隔离鳍区域中的P阱，该P阱位于所述η阱下方并且该P阱的最小厚度为35nm ;位于所述鳍阵列区域中的P阱，该P阱的P阱深度大于所述隔离鳍区域中的η阱深度，并且该P阱与位于所述隔离鳍区域中的P阱相连；一个或多个STI部件，位于所述鳍阵列区域中的鳍阵列之间；在侧面围绕位于所述鳍阵列区域中的P阱的η阱；以及位于所述鳍阵列区域中的P阱和η阱下方的深η阱，所述深η阱与所述鳍阵列区域中的所述η阱相连，其中，所述隔离鳍区域中的所述STI部件的深度大于所述鳍阵列区域中的所述STI部件的深度。
[0012]在所述的BJT中，位于所述隔离鳍区域中的η阱是二极管的负接线端，而位于所述鳍阵列中的P阱是所述二极管的正接线端。
[0013]在所述的BJT中，位于所述隔离鳍区域中的η阱在所述STI部件之下为约35nm至约 IOOnm。
[0014]在所述的BJT中，位于所述隔离鳍区域中的η阱的最大宽度介于约O. 2微米至约5微米之间。
[0015]又一方面，本发明提供了一种在鳍式场效应晶体管（FinFET)器件中形成一个或多个二极管的方法，所述方法包括：提供半导体衬底；形成具有鳍图案的硬掩模层，所述鳍图案包括具有低鳍密度的隔离鳍区域、具有较高鳍密度的鳍阵列区域和FinFET区域；采用所述鳍图案在所述半导体衬底中蚀刻出多个鳍；在所述半导体衬底上方沉积介电材料以填充所述多个鳍之间的空间；使所述半导体衬底平坦化以暴露所述硬掩模层型掺杂物注入到所述鳍阵列区域和部分所述FinFET区域中以形成P阱；将η型掺杂物注入到所述隔离鳍区域、围绕所述P阱的所述鳍阵列区域的一部分以及部分所述FinFET区域中以形成η阱；以及对所述半导体衬底进行退火；其中，所述隔离鳍区域中的η阱和所述鳍阵列区域的所述一部分中的η阱具有不同的深度。
[0016]所述的方法还包括在使所述半导体衬底平坦化之后，去除位于所述鳍阵列区域上方的所述介电材料的一部分。
[0017]所述的方法还包括在所述半导体衬底中形成深η阱。
[0018]在所述的方法中，所述隔离鳍区域中的η阱和所述鳍阵列区域的所述一部分中的η讲的深度相差至少35nm。
[0019]在所述的方法中，所述鳍阵列区域的阵列内鳍间距小于约50nm，而阵列与阵列之间的距离大于60nm。
[0020]在所述的方法中，位于所述鳍阵列区域中的鳍阵列中的每一个鳍阵列具有2个鳍。
[0021]在所述的方法中，所述隔离鳍区域包括至少3个鳍。
[0022]在所述的方法中，所述隔离鳍区域中的η阱的最大宽度大于所述隔离鳍区域中的鳍的长度。
[0023]所述的方法还包括：在所述隔离鳍区域中的每一个鳍和所述鳍阵列区域中的每一个鳍阵列的上方外延生长硅锗或碳化硅盖顶；在所述鳍阵列区域中的P阱上方的鳍阵列的上方形成二极管的正接触件；以及在所述隔离鳍区域中的鳍上方形成所述二极管的负接触件。[0024]所述的方法还包括：在所述隔离鳍区域的每一个鳍和所述鳍阵列区域中的每一个鳍阵列的上方外延生长硅锗或碳化硅盖顶；在所述鳍阵列区域中的P阱上方的鳍阵列上方形成双极结型晶体管（BJT)的基极接触件；在所述鳍阵列区域中的η阱上方的鳍阵列上方形成所述BJT的集电极接触件；以及在所述隔离鳍区域中的鳍上方形成所述BJT的发射极接触件。
【专利附图】
【附图说明】
[0025]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制。实际上，为了清楚的论述，各种部件的尺寸可以被任意增大或减小。
[0026]图IA是根据本发明的各个实施例的采用鳍式场效应晶体管（FinFET)制造工艺形成的部分制造的双极结型晶体管（BJT)的俯视图。
[0027]图IB是根据本发明的各个实施例的图IA的部分制造的BJT的截面图。
[0028]图2Α示出根据本发明的各个实施例的隔离鳍区域的截面图。
[0029]图2Β示出根据本发明的各个实施例的鳍阵列区域的截面图。
[0030]图3是根据本发明的各个实施例的用于制造二极管和BJT结构的方法的流程图。
[0031]图4Α至图4L示出根据本发明的各个实施例的根据图3的方法中的各个步骤的部分制造的器件的横截面。
[0032]图5是根据本发明的各个实施例形成的二极管或BJT的透视图。
【具体实施方式】
[0033]在下面详细论述了说明性实施例的制造和使用。然而，应该理解，本发明提供了许多可以在广泛多种具体环境中实现的可应用的发明构思。在下面描述元件和布置的特定实例以简化本发明。当然这些仅是实例且并不打算限定。例如，以下描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一部件和第二部件以直接接触形成的实施例，并且还可以包括其中可以在第一部件和第二部件之间以形成额外的部件，使得第一和第二部件可以不直接接触的实施例。当然，说明书会具体阐述部件相互之间是否直接接触。另外，本发明可以在各个实例中重复参考数字和/或字母。所论述的具体实施例仅是说明性的而不限定本发明的范围。
[0034]描述了鳍式场效应晶体管（FinFET)和制造工艺的一般性说明以提供用于二极管和双极结型晶体管（BJT)结构和制造工艺的环境。FinFET使用基本上为矩形的硅鳍结构。矩形鳍结构长且窄，具有宽边和窄边。可以经由通过图案化的硬掩模蚀刻至块状硅衬底中来形成硅鳍。沉积介电材料诸如浅沟槽隔离（STI)来填充鳍之间的间隙。在进一步加工之后，在STI部件之间暴露鳍的顶部。用η型掺杂物或P型掺杂物注入鳍以在源极/漏极和沟道区域中形成η阱或P阱。在鳍和STI层上方沉积栅极介电层和栅电极层，并且将栅极介电层和栅电极层图案化以在鳍的沟道区域上方形成栅极堆叠件。栅电极层形成在栅极介电层上并且可以由导电材料诸如掺杂的多晶硅、金属或金属氮化物形成。然后任选地对未位于栅极堆叠件下方的鳍部分进行掺杂以形成轻掺杂的漏极和源极（LDD)区域。可以通过离子注入或通过等离子体掺杂对LDD区进行掺杂，其中将掺杂物沉积到鳍上并且对其进行退火。
[0035]根据本发明的各个实施例，二极管或BJT包括隔离鳍区域和鳍阵列区域，具有不同深度的η阱和位于鳍阵列区域中的围绕隔离鳍区域中的η阱的P阱。与FinFET的η阱和P阱一起注入二极管和BJT的η阱和P阱，从而避免用于二极管或BJT形成的其他工艺步骤。通过基于鳍密度利用蚀刻的局部负载效应（localized loading effect),在不同的鳍密度区域中邻近鳍形成不同深度的STI部件。反过来，不同的STI深度容许控制注入剂量而无需其他光掩模步骤来实现具有不同深度的η阱。
[0036]图IA是采用FinFET制造工艺的部分制造的双极结型晶体管（BJT)或二极管100的俯视图。图IB是沿着线102切割的图IA的BJT100的截平面图。BJT100包括分成两个区域的若干鳍。隔离鳍区域106包括隔离鳍104 ;而鳍阵列区域112包括分组到鳍阵列110中的鳍108或120。如图所示，隔离鳍区域106包括3个鳍。根据各个实施例，隔离鳍区域包括至少2个鳍或至少3个鳍。隔离鳍区域中的鳍间距（fin pitch)大于约O. 3微米。邻近的隔离鳍之间的距离可以是约O. 3微米至I. 2微米。在一些实施例中，隔离鳍可以包括2列或更多列的隔离鳍。
[0037]如图IA所示，鳍阵列110中的每个阵列包括2个鳍，但是每个阵列可以使用更多个鳍。例如,鳍阵列可以包括3-5个鳍。根据要求的STI厚度，选择每个阵列的鳍数量以实现期望的注入深度。鳍阵列区域112比隔离鳍区域106具有更高的鳍密度。阵列内鳍间距(阵列中邻近的鳍中心之间的距离）小于约50纳米（nm)。鳍阵列之间的距离或邻近的阵列中最近的鳍之间的距离大于60nm。虽然图IA示出隔离鳍区域106位于BJT100的中间，但隔离鳍区域106可以偏离中心或位于BJT100的边缘处。鳍阵列区域112被框114分成两个区域：具有鳍120的P阱区域116和具有鳍108的η阱区域118。
[0038]图IB示出隔离鳍区域106和鳍阵列区域112。图IB示出在硅衬底101上形成的BJT100，硅衬底101是P型衬底。深η阱103形成在ρ型衬底101中并且连同η阱105 —起用于隔离P阱107以便减少衬底噪声。虚线123示出连接并围绕ρ阱107的η型阱。η阱105在侧面（laterally)围绕ρ阱107。ρ阱107包括两个区域107Α和107Β。ρ阱区域107Α形成在鳍阵列区域112中并且围绕η阱109。η阱109位于隔离鳍区域106中。ρ阱区域107Β位于η阱109和深η阱103之间并且与ρ阱区域107Α相连。
[0039]根据各个实施例，ρ阱区域107Β的厚度111大于约35nm。ρ型区域诸如位于η阱109和深η阱103之间的ρ阱区域107Β阻止工作期间使二极管或BJT禁用的穿通现象。η阱109的顶部被隔离的STI部件117围绕并且具有与鳍104的长度相同的宽度115。η阱109的底部的宽度113大于η阱109的顶部的宽度115。宽度113是η阱109的最大宽度并且可以是约O. 2微米至约5微米。η阱109的底部具有厚度119，其可以介于约35nm至约IOOnm的范围内。STI部件121将鳍阵列区域112中的各个鳍列分开并且还将鳍阵列区域112中的ρ阱区域116和η阱区域118分开。隔离STI部件117比STI部件121具有更大的厚度或深度，这是由局部负载蚀刻效应引起的并且可以通过图案化蚀刻得到进一步加强。虽然STI部件121和117具有不同的厚度，但鳍108、120和104具有相同的总高度。如果图案化蚀刻用于增强STI厚度的差异，则鳍108、120和104的暴露部分将具有不同的高度。
[0040]在鳍形成的情况下，局部负载蚀刻效应导致在较低鳍密度区域中进行更多的蚀亥|J。在一个实例中，由于窄部件内的质传限制引起的较低的蚀刻剂浓度限制高密度区域中的蚀刻速率。在低密度区域中，较高的蚀刻剂浓度不限制反应速率，因此去除了更多的硅。在如图2A和图2B示出的一个测试中，在图2A的隔离区域中，鳍高度201达到170nm，而在图2B中的具有包含两个鳍的阵列的鳍阵列区域中，阵列内鳍高度205达到lOOnm。虽然阵列内鳍高度205比隔离鳍高度201短得多，但整个阵列的鳍高度203约为165nm，与隔离鳍高度201大致相同。可以通过调整工艺以及改变鳍阵列中的鳍间距离和鳍数量来获得不同的高度比，诸如201 ： 205或201 ： 203或203 ： 205之间的比值。
[0041]根据本发明的各个实施例，采用诸如图3的流程图300中所述的方法的工艺形成
二极管或BJT。将图3与图4A至图4L 一起进行论述，图4A至图4L示出对应于图3的一个或多个操作的各个部分制造的横截面。图4A至图4L的横截面是由图IA的切线122切割得到的平面的部分。图IA的切线122与形成图IB的截面图的切线102垂直。图4A至图4L的平面包括鳍的窄边而不是图IB中示出的宽边。在图4A至图4L中的每幅图中，包括具有P阱区域和η阱区域的隔离鳍区域和鳍阵列区域。在操作301中，提供了半导体衬底。根据各个实施例，半导体衬底是硅晶圆、硅锗晶圆或绝缘体上硅（SOI)晶圆。半导体衬底可以是掺杂的。根据一些实施例，半导体衬底是P型硅衬底。对半导体衬底实施各种操作，并且处于部分制造状态的具有各个层的半导体衬底被称为工件。
[0042]在图3的操作303中，形成具有包括隔离鳍区域、鳍阵列区域和FinFET区域的鳍图案的硬掩模层。隔离鳍区域具有低鳍密度。鳍阵列区域比隔离鳍区域具有更高的鳍密度。FinFET区域是形成FinFET的地方并且通常包括高鳍密度的鳍。图4Α示出具有隔离鳍区域402和鳍阵列区域404的半导体衬底407。在鳍阵列区域404中，将鳍分组到2个鳍一组的鳍阵列中。在一些实施例中，将鳍分组到多于2个鳍一组的鳍阵列中。一个阵列内的鳍间距离小于鳍阵列之间的间隔。隔离鳍区域402中的鳍间距离至少为鳍阵列之间的距离，并且通常大于鳍阵列之间的距离。可以首先在半导体衬底上沉积粘着层409，然后沉积硬掩模层411。粘着层可以是很好地粘附于半导体衬底407和硬掩模层411的氧化硅，其中硬掩模层411可以是氮化硅或氧化硅。在一些实施例中，光刻胶层沉积在硬掩模层上方并且暴露以形成鳍图案，诸如光掩模图案401、403和405。对硬掩模层411进行蚀刻以将鳍图案转印到硬掩模层411。在其他实施例中，掩模图案406可以是作为围绕去除的光刻胶心轴（未示出）沉积的间隔件形成的另一硬掩模层。
[0043]返回参照图3，在操作305中，采用鳍图案在半导体衬底中蚀刻出多个鳍。图4Β示出蚀刻结果。蚀刻工艺消耗至少部分的掩模图案406，并且仅粘着层409和硬掩模层411保留在鳍上方。在隔离鳍区域402中，形成其间具有沟槽412的鳍421。沟槽412具有深度413。在鳍阵列区域404中，在具有2个鳍的阵列中形成鳍423。因为局部负载效应，鳍之间的沟槽具有不同的深度。阵列内沟槽414具有深度415。阵列间沟槽416具有深度417。沟槽深度413和417大于阵列内沟槽深度415。如所论述的，可以调整蚀刻工艺和鳍图案的几何形状来形成更大或更小的沟槽深度差。
[0044]在图3的操作307中，在衬底上方沉积介电材料以填充多个鳍之间的空间。在一些实施例中，介电材料是采用常用工艺（包括化学汽相沉积（CVD)、热氧化沉积或原子层沉积（ALD))沉积的氧化硅。本领域的技术人员将选择可以有效填充鳍间间隙的沉积工艺。在具有高纵横比的鳍间间隙的至少一个实例中，可以使用高密度等离子体（HDP)CVD工艺。介电材料填充鳍间空间并且覆盖鳍的顶部以确保完全填充。
[0045]参照图3的下一步操作309，使工件平坦化以去除鳍上方多余的介电材料并暴露硬掩模层，例如，图4C的硬掩模层411。平坦化工艺包括工件表面的化学机械抛光（CMP)，以及可以另外地或替代地包括工件的蚀刻。图4C示出平坦化之后的部分制造的BJT的横截面。在隔离鳍区域402中，介电材料425填充隔离鳍结构之间的间隙，隔离鳍结构包括鳍421、粘着层409和硬掩模411。介电材料425被称为隔离浅沟槽隔离（STI)425。在鳍阵列区域404中，介电材料429填充鳍阵列405之间的间隙，鳍阵列405在示出的实施例中包括两个鳍423、粘着层409和硬掩模411。介电材料429被称为阵列间STI429。在鳍阵列区域404中的一个鳍阵列405中的鳍结构之间，介电材料427填充鳍结构之间的间隙，该鳍结构包括鳍423、粘着层409和硬掩模411。介电材料427被称为阵列内STI427。隔离STI425、阵列间STI429和阵列内STI427统称为STI部件。虽然隔离STI425和阵列间STI429具有类似的厚度，但它们的厚度大于阵列内STI427的厚度。
[0046]返回参照图3，在任选的操作311中，去除鳍阵列区域上方的介电材料的一部分。图4D是去除了鳍阵列区域404上方的介电材料的一部分（来自阵列间STI429和阵列内STI427)的部分制造的BJT的截面图。该操作包括首先掩蔽隔离鳍区域402不进行蚀刻工艺（干蚀刻或湿蚀刻）。在至少一个实例中，在部分制造的BJT上方沉积光刻胶层并且使其图案化以暴露鳍阵列区域404。然后以选择性地去除硬掩模材料411上方的STI材料的蚀刻工艺对部分制造的BJT进行蚀刻。在下一步操作之前，去除光刻胶层。
[0047]在图3的操作312中，去除硬掩模层。根据一些实施例，硬掩模材料是氮化硅、氮氧化硅或碳掺杂的氮化硅。采用选择性地去除STI材料上方的硬掩模材料（通常是氧化硅）的蚀刻工艺。图4E是去除硬掩模层之后的部分制造的BJT的截面图。仅粘着层409和STI部件保留在具有鳍图案的半导体衬底407上方。
[0048]返回参照图3，在操作313中，在半导体衬底中形成深η阱。通过在高能量下将诸如磷和砷的η型掺杂物注入到半导体衬底中导致掺杂物在BJT的η阱和ρ阱之下的深度处浓度高来形成深η阱。根据各个实施例，深η阱（DNW)在鳍的顶部之下至少250nm并且可以大于400nm至约1600nm。图4F示出DNW形成的工艺和结果。将掺杂物431注入到部分制造的BJT中以在预定深度处形成DNW433。因此，图4A至图4E的半导体衬底407的一部分转化成DNW433，而剩余部分435保持ρ型导电性。半导体衬底407位于鳍421/423和DNW433之间的另一剩余部分408也保持ρ型导电性。
[0049]返回参照图3，在下一步操作314中，将诸如硼的P型掺杂物注入到一部分鳍阵列区域和FinFET区域中以形成ρ阱。如参考FinFET形成所论述的，在FinFET的源极和漏极区域中形成P讲和η讲。在FinFET中形成ρ讲的同时,也在部分制造的BJT中形成ρ讲，如图4G所示。沉积光刻胶437以掩蔽隔离鳍区域402和一部分鳍阵列区域404不进行ρ型掺杂物注入445。光刻胶437将鳍阵列区域404分成ρ阱区域441和η阱区域443。仅将P阱区域441暴露于ρ型掺杂物注入445。与形成ρ型衬底部分407的剂量相比，该注入涉及采用相对较高的剂量来形成P阱区域451，并且得到的掺杂物浓度差是一个或两个数量级。P阱区域451的深度可以深约40nm至约240nm。在ρ型掺杂物注入445之后，去除光刻胶437。
[0050]返回参照图3，在下一步操作315中，将诸如磷的η型掺杂物注入到一部分鳍阵列区域、隔离鳍区域和FinFET区域中以形成η阱。如参考FinFET形成所论述的，在FinFET的源极和漏极区域中形成P阱和η阱。在FinFET中形成η阱的同时，也在部分制造的BJT中形成η阱，如图4Η所示。沉积光刻胶439以保护ρ阱区域441免受η型掺杂物注入447。因此，鳍阵列区域404中的η阱区域443和隔离鳍区域402暴露于η型掺杂物注入447。与用于形成DNW433的剂量相比，该注入涉及采用相对较高的剂量来形成η阱453和455。尽管η讲453和455暴露于同一注入工艺,但形成具有不同深度的η讲。η讲453与ρ讲451具有相同的深度，深约40nm至约240nm，因为这些阱上方的鳍和材料层都是相同的。η阱453和ρ阱451与FinFET中形成的阱类似。另一方面，η阱455具有较小的深度。因为离子以不同的速率注入通过不同的材料（诸如STI和硅），与η阱453相比，具有不同厚度的STI部件使得不同量的掺杂物离子到达η阱455。换句话说，隔离STI425比阵列间STI429和阵列内STI427吸收了更多的掺杂物离子。可以通过STI材料的类型和量以及注入剂量和能量来控制η阱深度的差，η阱深度差使得下面的区域457相对不包含η型掺杂物。在η型掺杂物注入447之后，去除光刻胶439。
[0051]在下一步操作317中，对半导体衬底进行退火。退火使操作313、314和315中注入的各种掺杂物活化，并且促进一些掺杂物迁移。因为位于η阱455下方的区域457轻掺杂有P型，所以特别容易发生从重掺杂的P阱451迁移。图41是经受热能449并且在η阱455下方形成ρ阱459的部分制造的BJT的截面图。在退火期间，来自侧面围绕η阱455的P阱451的ρ型掺杂物迁移至η阱455下方的区域并且围绕η阱455形成包含ρ阱451和P阱459的连续的ρ阱。结果，ρ阱459中的掺杂物浓度低于ρ阱451中的掺杂物浓度。
[0052]在退火之前或之后，可以对STI部件进行蚀刻以暴露鳍的一部分，如图4J所示。STI蚀刻还去除位于鳍上方的任何粘着层409。在STI蚀刻之后，鳍421和423的顶部暴露在STI部件上方，并且鳍421和423的底部嵌入在STI部件内。
[0053]返回参照图3，在操作319中，在每个鳍上方外延生长硅锗或碳化硅盖顶（cap)。如图4K所示，在鳍421的顶部上方生长盖顶461，而在鳍423的顶部上方生长盖顶463，其中具有高密度的鳍423导致为每个鳍阵列生长的盖顶合为一体（merge)。盖顶的具体形状取决于生长条件和暴露的鳍的量。在一些实施例中，在鳍上方沉积多晶硅材料并且对其进行图案化。
[0054]返回参照图3，根据形成的器件是用作二极管还是BJT来选择下一步操作321和323。操作321形成用于二极管的正接触件和负接触件。图4L示出具有正接触件473和负接触件471。可选地，可以选择操作323来形成用于BJT的基极接触件、集电极接触件和发射极接触件。如图4L所示，BJT400包括基极接触件471、集电极接触件475和发射极接触件 473。
[0055]图5是根据本发明的各个实施例形成的二极管或BJT500的透视图。x_z平面的横截面是图IB的横截面。y-ζ平面的横截面是图4A至图4L的横截面。当接触件503和505是二极管的正接线端和负接线端时，接触件501可以接地以减少衬底噪声。接触件501、η阱511、深η阱521 —起形成围绕二极管的η掺杂封套（envelope)。作为BJT500，接触件501是集电极；接触件503是基极；以及接触件505是发射极。可以在整个BJT周围使用其他隔离。
[0056]根据本发明的各方面，公开了利用FinFET制造步骤同时避免其他工艺的新型二极管或BJT。二极管包括半导体衬底，该半导体衬底具有位于隔离鳍区域中的多个鳍和位于鳍阵列区域中的多个鳍阵列；位于隔离鳍区域中的具有η阱深度的η阱；位于隔离鳍区域中并位于η阱下方的P阱；以及位于鳍阵列区域中的具有大于隔离鳍区域中的η阱深度的P阱深度并且与隔离鳍区域中的P阱相连的P阱。隔离鳍区域中的鳍间距大于约O. 3微米。鳍阵列区域中的阵列内鳍间距小于约50纳米（nm)。BJT包括半导体衬底，该半导体衬底具有位于隔离鳍区域中的多个鳍和位于鳍阵列区域中的多个鳍阵列；以及在侧面围绕隔离鳍区域中的多个鳍的浅沟槽隔离（STI)部件。隔离鳍区域中的η阱部分地位于STI部件下方，并且隔离鳍区域中的位于η阱下方的ρ阱的最小厚度为35nm。鳍阵列区域中的ρ阱具有大于隔离鳍区域中的η阱深度的ρ阱深度并且与隔离鳍区域中的P阱相连。鳍阵列之间的一个或多个STI部件以及在侧面围绕ρ阱的η阱位于鳍阵列区域中。深η阱位于鳍阵列区域中的P阱和η阱下方并且与鳍阵列区域中的η阱相连。隔离鳍区域中的STI部件的深度大于鳍阵列区域中的STI部件的深度。
[0057]根据本发明的其他方面，公开了利用FinFET制造步骤同时避免其他工艺的用于在鳍式场效应晶体管（FinFET)器件中形成一个或多个二极管的方法。该方法包括提供半导体衬底；形成具有鳍图案的硬掩模层；采用鳍图案在半导体衬底中蚀刻出多个鳍；在半导体衬底上方沉积介电材料以填充多个鳍之间的空间；进行平坦化以暴露硬掩模层Jfp型掺杂物注入到鳍阵列区域中以形成P阱以及注入到部分FinFET区域中以形成ρ阱；将11型掺杂物注入到隔离鳍区域和围绕P阱的鳍阵列区域的一部分中以形成η阱以及注入到部分FinFET区域种以形成η阱；以及进行退火。鳍图案包括具有低鳍密度的隔离鳍区域、具有较高鳍密度的鳍阵列区域和FinFET区域。隔离鳍区域中的η阱和鳍阵列区域的所述一部分中的η阱具有不同的深度。
[0058]尽管已经详细地描述了本发明的实施例及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，在其中做各种不同的改变、替换和更改。而且，本申请的范围并不仅限于说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明的
【发明内容】
将很容易理解，根据本发明可以利用现有的或今后开发的用于执行与根据本文所述相应实施例基本上相同的功能或获得基本上相同结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求应该在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。
【权利要求】
1.一种二极管，包括： 半导体衬底，具有位于隔离鳍区域中的多个鳍和位于鳍阵列区域中的多个鳍阵列； 位于所述隔离鳍区域中的n阱，该n阱具有n阱深度； 位于所述隔离鳍区域中的P阱，该P阱位于所述n阱的下方；以及位于所述鳍阵列区域中的P阱，该P阱的P阱深度大于所述n阱深度，并且该p阱与位于所述隔离鳍区域中的P阱相连； 其中，所述隔离鳍区域中的鳍间距大于约0. 3微米，并且 所述鳍阵列区域中的阵列内鳍间距小于约50纳米（nm)。
2.根据权利要求1所述的二极管，其中，位于所述隔离鳍区域中的P阱的最小厚度为35nm。
3.根据权利要求1所述的二极管，还包括： 在位于所述隔离鳍区域中的P阱以及所述鳍阵列区域的下方的深n阱；以及 在侧面围绕位于所述鳍阵列区域中的P阱的至少ー个n阱。
4.根据权利要求1所述的二极管，其中，所述至少ー个n阱是双极结型晶体管（BJT)中的集电极端。
5.根据权利要求1所述的二极管，其中，所述鳍阵列区域中的多个鳍阵列中的每ー个鳍阵列都包括2个鳍。
6.根据权利要求1所述的二极管，还包括位于所述鳍阵列区域中的多个鳍阵列之间的一个或多个浅沟槽隔离（STI)部件。
7.一种双极结型晶体管（BJT)，包括： 半导体衬底，具有位于隔离鳍区域中的多个鳍和位于鳍阵列区域中的多个鳍阵列； 浅沟槽隔离（STI)部件，侧面围绕所述隔离鳍区域中的多个鳍； 位于所述隔离鳍区域中的n阱，该n阱部分地位于所述STI部件下方； 位于所述隔离鳍区域中的P阱，该P阱位于所述n阱下方并且该p阱的最小厚度为35nm ； 位于所述鳍阵列区域中的P阱，该P阱的P阱深度大于所述隔离鳍区域中的n阱深度，并且该P阱与位于所述隔离鳍区域中的P阱相连； ー个或多个STI部件，位于所述鳍阵列区域中的鳍阵列之间； 在侧面围绕位于所述鳍阵列区域中的P阱的n阱；以及 位于所述鳍阵列区域中的P阱和n阱下方的深n阱，所述深n阱与所述鳍阵列区域中的所述n阱相连， 其中，所述隔离鳍区域中的所述STI部件的深度大于所述鳍阵列区域中的所述STI部件的深度。
8.根据权利要求7所述的BJT，其中： 位于所述隔离鳍区域中的n阱在所述STI部件之下为约35nm至约IOOnm ;或者 位于所述隔离鳍区域中的n阱的最大宽度介于约0. 2微米至约5微米之间。
9.一种在鳍式场效应晶体管（FinFET)器件中形成一个或多个二极管的方法，所述方法包括： 提供半导体衬底；形成具有鳍图案的硬掩模层，所述鳍图案包括具有低鳍密度的隔离鳍区域、具有较高鳍密度的鳍阵列区域和FinFET区域； 采用所述鳍图案在所述半导体衬底中蚀刻出多个鳍； 在所述半导体衬底上方沉积介电材料以填充所述多个鳍之间的空间； 使所述半导体衬底平坦化以暴露所述硬掩模层； 将P型掺杂物注入到所述鳍阵列区域和部分所述FinFET区域中以形成P阱； 将η型掺杂物注入到所述隔离鳍区域、围绕所述P阱的所述鳍阵列区域的一部分以及部分所述FinFET区域中以形成η阱；以及对所述半导体衬底进行退火； 其中，所述隔离鳍区域中的η阱和所述鳍阵列区域的所述一部分中的η阱具有不同的深度。
10.根据权利要求9所述的方法，还包括： 在所述隔离鳍区域中的每一个鳍和所述鳍阵列区域中的每一个鳍阵列的上方外延生长硅锗或碳化硅盖顶； 在所述鳍阵列区域中的P阱上方的鳍阵列的上方形成二极管的正接触件；以及 在所述隔离鳍区域中的鳍上方 形成所述二极管的负接触件。
【文档编号】H01L21/822GK103489863SQ201310046641
【公开日】2014年1月1日 申请日期:2013年2月5日 优先权日:2012年6月12日
【发明者】胡嘉欣, 张胜杰, 洪照俊, 陈重辉 申请人:台湾积体电路制造股份有限公司