一种沟槽肖特基势垒二极管及其制造方法
【技术领域】
[0001]本发明属于半导体技术领域，尤其是涉及一种沟槽肖特基势皇二极管及其制造方法。
【背景技术】
[0002]肖特基势皇二极管是利用金属与半导体接触形成的金属一半导体结原理制作的。传统的平面型肖特基势皇二极管器件通常由低掺杂浓度的N型外延层与顶面沉积的金属层形成肖特基势皇接触而构成。金属与N型单晶硅的功函数差形成势皇，该势皇的高低决定了肖特基势皇二极管的特性。较低的势皇高度使器件反向阻断电压低，反向漏电大，正向导通压降低;较高势皇高度则使器件反向阻断电压高，反向漏电小，但正向导通压降高。在器件处于反向偏置时，器件内部电场强度最大处位于势皇界面附近N型外延层顶面；同时，还存在势皇高度降低效应，即随着反向偏置电压升高势皇高度降低的现象。上述两点这使得器件的反向漏电随着反向偏置电压升高迅速增大，并最终导致器件发生击穿，严重限制了平面型肖特基势皇二极管的性能和器件可靠性。针对上述问题，沟槽肖特基势皇二极管被发明出来，部分克服了上述平面型肖特基势皇二极管的缺点。
[0003]沟槽肖特基势皇二极管的显著特点是在N型外延层中存在若干周期排布的沟槽栅，而N型外延层与顶面沉积的金属层形成的肖特基势皇存在于沟槽栅之间。所述沟槽栅由延伸入N型外延层中的沟槽，覆盖在沟槽表面的隔离层，以及填充其中的与顶面沉积的金属层连接的导电材料组成。如美国专利US5365102中所披露的一种沟槽肖特基势皇二极管及制造方法。
[0004]由于周期排布的沟槽栅结构的存在，使器件处于反向偏置时内部电场强度分布以及电场强度的最大值都发生了变化:首先，N型外延层中电场强度最大值出现的位置，由N型外延层的顶面转移至N型外延层体内沟槽栅底部附近区域，沟槽栅侧壁之间的N型外延层完全耗尽，使肖特基势皇被耗尽层保护。另外，反向偏置电压由N型外延层和沟槽栅结构中的隔离层分担，使N型外延层中的电场强度降低;根据物质中电场强度与物质相对介电常数的乘积在不同物质交界界面处连续的定理，分担的比例取决于N型外延层和隔离层的相对介电常数，隔离层相对介电常数越小，其中电场强度就越大，隔离层所分担的反向偏置电压就越大。反向偏置时N型外延层中的最大电场强度位置不出现在肖特基势皇区域，同时该电场强度降低，使得沟槽肖特基势皇二极管抑制了势皇高度降低效应，有效减小了反向漏电，器件反向阻断电压能力和可靠性都有很大提升。
[0005]由此可见，改进沟槽栅结构，使隔离层可以分担更大的反向偏置电压，降低N型外延层中的电场强度，对进一步提升器件性能和可靠性具有重要意义。
【发明内容】
[0006]本发明提供了一种比现有技术的沟槽肖特基势皇二极管具有更低反向漏电，更好电压反向阻断能力，能承担更高反向偏压，可靠性更佳和成本更低的沟槽肖特基势皇二极管。
[0007]本发明还提供了一种沟槽肖特基势皇二极管的制造方法，该制造方法步骤少，制造成本低，实现了改进的沟槽栅结构，能有效提高器件性能和可靠性。
[0008]为实现上述目的，本发明采用的技术方案如下:
一种沟槽肖特基势皇二极管，包括中部的有源区和环绕有源区的截止区，有源区自上而下依次由阳极金属层、肖特基势皇金属层、第一导电类型轻掺杂的N型外延层、第一导电类型重掺杂的单晶硅衬底和阴极金属层构成;N型外延层上部设有若干沟槽，沟槽横向间隔设置；肖特基势皇金属层与相邻沟槽之间的N型外延层的顶面形成肖特基势皇接触;沟槽内填充有导电多晶硅，导电多晶硅的顶面与肖特基势皇金属层形成欧姆接触；导电多晶硅与沟槽之间设有隔离层，隔离层的内部设有真空间隙;沟槽在有源区和截止区相互连通。
[0009]本发明中在隔离层内设置了真空间隙，真空相对介电常数为I，由单晶硅制得的N型外延层的相对介电常数为11.9，依据物质中电场强度与物质相对介电常数的乘积在不同物质交界界面处连续的定理，则真空间隙中的电场强度是N型外延层的11.9倍。由于真空具有已知物质的最小相对介电常数，所以内部设有真空间隙的隔离层所承担的电场强度远大于单纯使用其它不导电介质的隔离层。在同样的反向偏置条件下，内部设有真空间隙的隔离层分担了更高的反向偏压，N型外延层和肖特基势皇所需承担的反向偏压有效降低，从而更好的抑制了势皇高度降低效应，降低了器件反向漏电，提高了器件电压反向阻断能力，提升了器件的可靠性。因肖特基势皇承担的反向偏压低，则可使用势皇较低的肖特基势皇金属层以降低器件正向开启压降，改善了器件正向导通特性，而且一般来说，势皇较低金属所含贵金属比例低，因此肖特基势皇金属层成本低，可降低整个器件的成本。
[0010]作为优选，隔离层为二氧化硅层。
[0011]作为优选，真空间隙的宽度为10?1000A。
[0012]作为优选，真空间隙的真空度为I?10—6托。
[0013]作为优选，真空间隙有I?10个。
[0014]作为优选，肖特基势皇金属层的厚度为10?5000A。
[0015]—种肖特基势皇二极管的制造方法，包括以下步骤:
(一)在第一导电类型重掺杂的单晶硅衬底上生长第一类导电类型轻掺杂的N型外延层；
(二)依次采用光刻和干法刻蚀在N型外延层中刻蚀出沟槽；
(三)在整个结构的顶层生长第一氧化硅层；
(四)在整个结构的顶层生长多晶硅层；
(五)在整个结构的顶层生长第二二氧化硅层；
(六)在整个结构的顶层沉积导电多晶硅，导电多晶硅充满沟槽；
(七)采用干法刻蚀选择性去除部分导电多晶硅，使导电多晶硅的顶面与N型外延层的顶面齐平；
(八)采用干法刻蚀选择性去除部分第二二氧化硅层，使处于相邻沟槽间N型外延层的顶部上的多晶硅层曝露出来；
(九)在整个结构的顶层沉积氮化硅层；
(十)依次采用光刻和干法刻蚀去除未被光刻胶保护的氮化硅层，使处于有源区的沟槽内的导电多晶硅的顶层被氮化硅覆盖，使处于截止区且与有源区的沟槽相连通的沟槽及沟槽两侧的区域被氮化硅层覆盖；
(i^一)进行热氧化处理，未被氮化硅保护的多晶硅层部分氧化为二氧化硅，并与第一二氧化硅层和第二二氧化硅层连通融合形成隔离层，有源区内的多晶硅层被封闭在隔离层中，截止区内的多晶硅层被隔离层和氮化硅层共同封闭；
(十二)依次采用光刻和干法刻蚀，在截止区的氮化硅层中形成通孔，暴露出多晶硅层； (十三)采用各向同性气相刻蚀，经由通孔去除多晶硅层，形成间隙；
(十四)依次采用光刻和干法刻蚀，选择性去除有源区内的氮化硅层和隔离层的部分二氧化硅，使沟槽内的导电多晶硅的顶面和相邻沟槽之间的N型外延层的顶面暴露出来；
(十五)在整个机构的顶层沉积肖特基势皇金属层，截止区氮化硅层中的通孔被肖特基势皇金属填塞，间隙成为真空间隙；
(十六)在整个结构的表面沉积阳极金属层；
(十七)采用研磨单晶硅衬底的底面的方法进行衬底减薄处理，并在单晶硅衬底的底面沉积阴极金属层，得到沟槽肖特基势皇二极管。
[0016]作为优选，在步骤(五)技术后，重复步骤(四)和步骤(五)2_9次，然后延续步骤
(六)完成整个过程，在隔离层中再制造1-9个真空间隙。
[0017]本发明隔离层中设置有真空间隙，因真空具有已知物质中最小的相对介电常数，依据物质中电场强度与物质相对介电常数的乘积在不同物质交界界面处连续的定理，本发明与现有技术相比，隔离层内具有更高的电场强度，隔离层分担了更大的反向偏置电压；以二氧化硅作为隔离层材料为例，二氧化硅相对介电常数为3.9，单晶硅制得的N型外延层的相对介电常数为11.9，真空相对介电常数为I，假设本发明隔离层三分之一厚度为真空气隙，三分之二厚度为二氧化硅，与现有技术相同厚度的单纯二氧化硅隔离层比较，本发明隔离层内的电场强度是现有技术二氧化硅隔离层的两倍。而电场强度相对厚度的分布曲线所包围的面积即为电压。因此，本发明器件可以实现更高的反向阻断电压;而在同样的反向偏置条件下，本发明器件的隔离层分担了更高的反向偏压，N型外延层和肖特基势皇所需承担的反向偏压显著降低，从而降低了器件反向漏电，提升了器件的可靠性。因肖特基势皇承担的反向偏压低，则可使用势皇较低的肖特基势皇金属层以降低器件正向开启压降，大大改善器件正向导通特性，而且一般来说，势皇较低金属所含贵金属比例低，因此肖特基势皇金属层成本低，可降低整个器件的成本。
[0018]因此，本发明具有以下有益效果:
(1)隔离层中设置有真空间隙，隔离层分担了更高的电场强度；
(2)隔离层分担了更高的电场强度，本发明中的肖特基势皇二极管具有更高的反向阻断电压；
(3)在同样的反向偏置条件下，本发明肖特基势皇二极管中的隔离层分担了更高的反向偏压，外延层和肖特基势皇所需承担的反向偏压显著降低，从而降低了二极管反向漏电，提升了本发明中肖特基势皇二极管的可靠性。
[0019](4)肖特基势皇承担的反向偏压低，可使用势皇较低的肖特基势皇金属层以降低二极管正向开启压降，能大大改善改善器件正向导通特性，而且势皇较低的金属层所含贵金属比例低，因此肖特基势皇金属层成本低，可降低整个肖特基势皇二极管的成本。
【附图说明】
[0020]图1是本发明沟槽肖特基势皇二极管实施例1的一种剖面图；
图2?图6是本发明沟槽肖特基势皇二极管的制造方法实施例1的步骤示意图，其中(a)为器件有源区，(b)为器件截止区；
图7是本发明沟槽肖特基势皇二极管的制造方法实施例4的示意图，其中(a)为器件有源区，(b)为器件截止区；
图中:阳极金属层I，肖特基势皇金属层2，N型外延层3，衬底4，阴极金属层5，沟槽6，导电多晶硅7，隔离层8，真空间隙9，第一二氧化硅层1，多晶硅层11，第二二氧化硅层12，氮化硅层13，通孔14，间隙15，第二真空间隙16。
【具体实施方式】
[0021]下面结合附图和【具体实施方式】对本发明做进一步的描述。
[0022]下述实施例中的方法，如无特别说明，均为本领域