专利名称：非易失性存储器的制造方法
技术领域：
本发明是有关于一种半导体元件的制造方法，且特别是有关于一种非易 失性存储器的制造方法。
背景技术：
非易失性存储器由于具有可多次进行数据的存入、读取、抹除等动作， 且存入的数据在断电后也不会消失的优点，所以已成为个人电脑和电子设备 所广泛采用之一种非易失性存储器。
典型的非易失性存储器， 一般是被设计成具有堆叠式(stacked)栅极结构， 其中包括以掺杂多晶硅制造的浮置栅极(floating gate)与控制栅极(control gate)。浮置栅极位于控制栅极和基底之间，且处于浮置状态，没有和任何电 路相连接，而控制栅极则与字线(word line)相接。此外，还包括穿隧氧化层 (tunneling oxide layer)和片册间介电层(inter-gate dielectric layer)分另'H立于基底 和浮置栅极之间以及浮置栅极和控制栅极之间。
在目前的工艺中，在形成栅间介电层以及控制栅极之前，会先进行回蚀 刻工艺来移除部分隔离结构，将浮置栅极的侧壁暴露出来以增加浮置栅极与 控制栅极之间的重叠面积，以增加元件的耦合率(coupling ratio)。
然而，在进行上述回蚀刻工艺之后，源极区域与漏极区域的隔离结构在 后续形成存储单元与选择栅极的图案化工艺中往往还会被移除一部分，导致 其顶面低于基底的表面，使得后续在漏极区域形成位线接触窗之后，当部分 位线接触窗形成在隔离结构上时，位线接触窗会与有源区的边角接触而使元 件短路。如图5A所示，当层间介电层14、 16依序形成于基底IO上之后， 会先进行第一次蚀刻工艺移除部分介电层16,再进行第二次蚀刻工艺移除部 分层间介电层14，以形成沟槽18。然后，于沟槽18中形成位线接触窗20。 由于隔离结构12的顶面低于基底10的表面，因此当位线接触窗20因工艺 因素而有部分形成在隔离结构12上时，位线接触窗20除了与摻杂区22电 性连接之外，还会与基底10的有源区的边角接触，导致漏电流的产生。此外，在形成作为源极线的材料的导体层之前， 一般会先于源极区域共 形地形成一层阻障层。阻障层在后续的工艺中会与基底产生反应形成金属硅 化物，可以降低元件的阻值。然而，当源极区域的隔离结构的顶面低于基底 的表面时，阻障层不仅仅形成在基底的顶面上，还会形成在基底的周围，因 此在形成上述金属硅化物时会同时消耗掉基底中的硅原子，导致基底中产生 孔隙(void)而产生缺陷，因而影响元件效能。如图5B所示，在形成源极线 26之前，先于基底上形成阻障层24。然后，于阻障层24上形成源极线26。 由于隔离结构12的顶面低于基底10的表面，因此使得阻障层24形成在基 底10的顶面上以及周围，导致阻障层24在后续工艺中与基底IO反应形成 金属硅化物时，消耗了基底10中的硅原子而在基底10中产生孔隙(未绘示)。
发明内容
有鉴于此，本发明的目的就是在提供一种非易失性存储器的制造方法， 可以避免源极区域的基底产生缺陷，以及避免位线接触窗与有源区的边角接 触而导致元件发生短路的现象。
本发明提出一种非易失性存储器的制造方法，此方法是先于基底上依序 形成穿隧介电层与第一导体层，其中基底具有源极区域与漏极区域。然后， 于第一导体层、穿隧介电层与基底中形成隔离结构。隔离结构的延伸方向与 源极区域以及漏极区域的延伸方向交错。接着，于源极区域与漏极区域形成 保护层。而后，移除部分隔离结构，以使隔离结构的表面低于第一导体层的 表面。继的，移除保护层。随后，于基底上形成栅间介电层。之后，移除源 极区域以及漏极区域的栅间介电层。然后，于基底上形成第二导体层。接着， 进行图案化工艺，图案化第二导体层、栅间介电层、第一导体层与穿隧介电 层，以形成多个堆叠栅极结构，并同时移除源极区域以及漏极区域的第二导 体层、第一导体层与穿隧介电层。而后，于堆叠栅极结构二侧、源极区域以 及漏极区域的基底中分别形成掺杂区。
依照本发明实施例所述的非易失性存储器的制造方法，上述的保护层例 如为光致抗蚀剂层。
依照本发明实施例所述的非易失性存储器的制造方法，上述在形成掺杂 区之后，还可以于基底上形成层间介电层。
依照本发明实施例所述的非易失性存储器的制造方法，还可以于层间介电层中形成多个位线接触窗、源极线与多个接触窗，且源极线与位线接触窗 以及接触窗是在不同步骤中形成。
依照本发明实施例所述的非易失性存储器的制造方法，上述在形成源极 线之前，还可以于源极区域共形地形成阻障层。
依照本发明实施例所述的非易失性存储器的制造方法，上述的阻障层的 材料例如为氮化钛/钛。
依照本发明实施例所述的非易失性存储器的制造方法，上述的基底还具 有选择栅极区域。在移除源极区域以及漏极区域的栅间介电层的步骤中，还 可以移除选择栅极区域的部分栅间介电层。然后，在图案化工艺中，还可以 同时于选4奪一册极区域形成选择4册极。
依照本发明实施例所述的非易失性存储器的制造方法，还可以于堆叠栅 极结构与选择栅极的侧壁形成间隙壁。
依照本发明实施例所述的非易失性存储器的制造方法，上述在形成隔离 结构的步骤中，还可以先于第一导体层上形成硬掩模层。然后，于硬掩模层、 第一导体层、穿隧介电层与基底中形成沟槽。接着，于基底上形成介电材料 层，以填满沟槽。之后，进行第一平坦化工艺，移除部分介电材料层直到暴 露出硬掩模层。
依照本发明实施例所述的非易失性存储器的制造方法，上迷在进行第一 平坦化工艺之后，还可以先移除硬掩模层。然后，于基底上形成导体材料层。 之后，进行第二平坦化工艺，移除部分导体材料层直到暴露出隔离结构。
依照本发明实施例所述的非易失性存储器的制造方法，上述的栅间介电 层的材料例如为氧化硅/氮化硅/氮化硅。
依照本发明实施例所述的非易失性存储器的制造方法，上述的第一导体 层的材料例如为掺杂多晶硅。 '
依照本发明实施例所述的非易失性存储器的制造方法，上述的第二导体 层的材料例如为掺杂多晶硅。
依照本发明实施例所述的非易失性存储器的制造方法，上述的掺杂区的 形成方法例如为离子注入工艺。
由于本发明在进行回蚀刻工艺移除部分隔离结构之前，先于源极区域与 漏极区域形成保护层来保护隔离结构，因此在后续于源极区域与漏极区域分 别形成源极线与位线接触窗的过程中，源极区域与漏极区域的隔离结构的顶面仍然可以高于基底表面，使得源极区域的基底不会在与阻障层产生反应而 形成金属硅化物之后产生缺陷，且当位线接触窗之一部分形成在隔离结构上 时，位线接触窗不会与有源区的边角接触而导致元件短路。
为让本发明之上述特征和优点能更明显易懂，下文特举实施例，并配合 所附图式，作详细说明如下。
图1A至图1D为依照本发明实施例所绘示的非易失性存储器的制造流
程上视图。
图2a至图2d分别为依照图1a至图1d中I-I，剖面线所绘示的非易失 性存储器的制造流程剖面图。
图3A至图3D分别为依照图1A至图1D中II-II，剖面线所绘示的非易失
性存储器的制造流程剖面图。
图4a至图4d分别为依照图iA至图id中m-nr剖面线所绘示的非易
失性存储器的制造流程剖面图。
图5 a绘示为公知技术中于漏极区域形成位线接触窗的剖面示意图。 图5b绘示为公知技术中于源极区域形成源极线的剖面示意图。
主要元件符号说明 10、 100:基底
14、 16、 125、 126:层间介电层 20、 135:位线接触窗 24、 134:阻障层
101源才及区域103漏极区域
105选择栅极区域
112保护层
118堆叠栅极结构
122间隙壁
具体实施例方式
12、 108:隔离结构
18、 128、 130、 132:沟槽
22、 124:掺杂区
26、 138:源极线
102:穿隧介电层
104、 110、 116:导体层
106:硬掩模层
114: 4册间介电层
120:选择栅极
136:接触窗图1A至图ID为依照本发明实施例所绘示的非易失性存储器的制造流
程上视图。图2A至图2D分别为依照图IA至图ID中I-I，剖面线所绘示的 非易失性存储器的制造流程剖面图。图3A至图3D分别为依照图1A至图 II)中n-II，剖面线所绘示的非易失性存储器的制造流程剖面图。图4A至图 4D分别为依照图1A至图1D中III-Iir剖面线所绘示的非易失性存储器的制
造流程剖面图。
首先，请同时参照图1A、图2A、图3A与图4A,提供基底100,基底 100具有源极区域101、漏极区域103与选择栅极区域105。于基底100上依 序形成穿隧介电层102、导体层104与硬掩模层106。穿隧介电层102的材 料例如是氧化硅，其形成方法例如是热氧化法。导体层104的材料例如是掺 杂多晶硅，其形成方法例如是化学气相沉积法。硬掩模层106的材料例如是 氮化硅，其形成方法例如是化学气相沉积法。然后，于硬掩模层106、导体 层104、穿隧介电层102与基底100中形成隔离结构108。隔离结构108的 延伸方向与源极区域101 、漏极区域103以及选择栅极区域105的延伸方向 交错。隔离结构108例如是浅沟槽隔离结构，其形成方法例如是先于掩模层 106、导体层104、穿隧介电层102与基底100中形成沟槽(未绘示)，然后于 基底100上形成隔离材料层(未绘示)以填满沟槽，之后例如使用化学机械研 磨法进行平坦化工艺，移除部分隔离材料层直到暴露出隔离结构108。隔离 材料层的材料例如是高密度等离子体(high density plasma， HDP)氧化物。在 本实施例中，隔离结构108例如是在X方向上延伸，而源极区域IOI、漏极 区域103以及选择栅极区域105例如是在Y方向上延伸。
然后，请同时参照图1B、图2B、图3B与图4B,移除掩模层106，以 暴露出导体层104。接着，于导体层104上形成另一层导体层110。导体层 110的材料例如为掺杂多晶硅，其形成方法例如是先于基底100上形成导体 材料层(未绘示)，然后进行化学机械研磨工艺直到暴露出隔离结构108。导 体层104、 IIO是用来作为非易失性存储器的浮置栅极的材料。
请继续参照图1B、图2B、图3B与图4B，于源极区域101与漏极区域 103形成保护层112。保护层112例如为光致抗蚀剂层。然后，进行回蚀刻 工艺，移除未被保护层112覆盖的隔离结构108之一部分，以暴露出导体层 104、 IIO的侧壁，其目的是用以增加后续所形成的浮置栅极与控制栅极之间 的重叠面积，以增加元件的耦合率。接着，请同时参照图1C、图2C、图3C与图4C,移除保护层112。然 后，于基底100上形成栅间介电层114。栅间介电层114的材料例如是氧化 硅/氮化硅/氧化硅，其形成方法例如是先以热氧化法形成于基底100上共形 地形成第 一层氧化硅层，接着进行化学气相沉积工艺以于氧化硅层上共形地 形成一层氮化硅层，之后再于氮化硅层上共形地形成第二层氧化硅层。当然， 柵间介电层114的材料也可以是氧化硅、氧化硅/氮化硅或其他的介电材料。 而后，进行光刻工艺与蚀刻工艺，移除源极区域101与漏极区域103的栅间 介电层114,以及移除选择栅极区域105的部分栅间介电层114。
请继续参照图1C、图2C、图3C与图4C，于基底上形成导体层116。 导体层116的材料例如是掺杂多晶硅，其形成方法例如是化学气相沉积法。 导体层116是用来作为非易失性存储器的控制栅极的材料。当然，在其他实 施例中，还可以在导体层116上形成一层金属硅化物层，以降低元件的电阻 值。金属硅化物层的材料例如为硅化钨、硅化钛、硅化钴、硅化钽、硅化镍、 硅化铂或硅化钇。继之，进行图案化工艺，移除部分导体层116、导体层110、 栅间介电层114、导体层104与穿隧介电层102，以形成多个堆叠4册;f及结构 118,以及于选择栅极区域105形成选捐:栅极120。当然，源极区域101以及 漏极区域103的隔离结构108在图案化工艺中也会被移除一部分，但是由于 源极区域101以及漏极区域103的隔离结构108在图1B、 2B、 3B与4B所 述的回蚀刻工艺中受到保护层112的保护而未先被移除一部分，因此其顶面 仍然可以高于基底100的表面。
也就是说，在进行上述的蚀刻工艺之后，移除了源极区域IOI以及漏极 区域103的导体层IIO、 104与穿隧介电层102;于选择栅极区域105保留了 导体层116、栅间介电层1M、导体层110、导体层104与穿隧介电层102而 形成了选择栅极120。此外，堆叠栅极结构118与其下方的穿隧介电层102 构成非易失性存储器中的存储单元。在堆叠栅极结构118中，导体层110、 104共同构成浮置栅极，而导体层116构成控制栅极。
请继续参照图1C、图2C、图3C与图4C,于堆叠栅极结构118与选择 栅极20的侧壁形成间隙壁122。间隙壁122的形成方法例如是先于基底100 上共形地形成间隙壁材料层(未绘示)，然后再进行各向异性蚀刻工艺。之后， 利用堆叠栅极结构118、选择栅极120与间隙壁122为掩模，进行离子注入 工艺，以于堆叠栅极结构118以及选裤二栅极120 二侧、源极区域101以及漏极区域103的基底100中形成掺杂区124,以完成本发明的非易失性存储器
的制造。
之后，请同时参照图1D、图2D、图3D与图4D，于基底100上形成层 间介电层125。层间介电层125的材料例如是氧化硅，形成方法例如是化学 气相沉积法。然后，进行光刻工艺与蚀刻工艺，以于层间介电层125中形成 沟槽132。沟槽132暴露出源极区域101的掺杂区124与隔离结构108。继 之，于源极区域101形成阻障层134。阻障层134的材料例如为氮化钛/钛， 其形成方法例如为化学气相沉积法。然后，于沟槽132中形成源极线138。 源极线138的材料例如为钨，其形成方法例如是先于基底100上形成导体材 料层(未绘示)以填满沟槽132,然后进行化学机械研磨工艺，移除部分导体 材料层直到暴露出层间介电层125。
请继续参照图1D、图2D、图3D与图4D,于层间介电层125上形成另 一层层间介电层126。层间介电层126的材料例如是氧化硅，形成方法例如 是化学气相沉积法。然后，进行光刻工艺与蚀刻工艺，以于层间介电层126 中形成沟槽128、 130。沟槽128暴露出漏极区域103的掺杂区124。沟槽130 暴露出堆叠栅极结构118与选择栅极120的顶面。之后，于沟槽128、 130 中分别形成位线接触窗135、接触窗136。位线接触窗135、接触窗136的材 料例如为钨，其形成方法例如是先于基底100上形成导体材料层(未绘示)以 填满沟槽128、 130，然后进行化学机械研磨工艺，移除部分导体材料层直到 暴露出层间介电层126。
重要的是，由于在一般的工艺中隔离材料的蚀刻速率小于层间介电层 125、 126的蚀刻速率，且源极区域101以及漏极区域103的隔离结构108 的顶面高于基底100的表面，因此在以蚀刻工艺形成沟槽128、 132时，并 不会移除过多的隔离结构108而使其顶面低于基底100的表面。
特别一提的是，由于源极区域101的隔离结构108的顶面高于基底100 的表面，因此阻障层134与基底100仅有一个接触面，进而避免在后续工艺 中阻障层134与基底100反应产生金属硅化物后使基底100产生缺陷。此外， 由于漏极区域103的隔离结构108的顶面高于基底100的表面，因此当部分 位线接触窗135形成在隔离结构108上时，位线接触窗135仅会与掺杂区124 电性连接而不会直接与基底100的有源区的边角接触，可以避免元件发生短 路的现象。虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属 技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动 与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。
权利要求
1. 一种非易失性存储器的制造方法，包括在一基底上依序形成一穿隧介电层与一第一导体层，其中该基底具有一源极区域与一漏极区域；在该第一导体层、该穿隧介电层与该基底中形成一隔离结构，该隔离结构的延伸方向与该源极区域以及该漏极区域的延伸方向交错；在该源极区域与该漏极区域形成一保护层；移除部分该隔离结构，以使该隔离结构的表面低于该第一导体层的表面；移除该保护层；在该基底上形成一栅间介电层；移除该源极区域以及该漏极区域的该栅间介电层；在该基底上形成一第二导体层；进行一图案化工艺，图案化该第二导体层、该栅间介电层、该第一导体层与该穿隧介电层，以形成多个堆叠栅极结构，并同时移除该源极区域以及该漏极区域的该第二导体层、该第一导体层与该穿隧介电层；以及在所述堆叠栅极结构二侧、该源极区域以及该漏极区域的该基底中分别形成一掺杂区。
2. 如权利要求1的非易失性存储器的制造方法，其中该保护层包括光致 抗蚀剂层。
3. 如权利要求1的非易失性存储器的制造方法，其中在形成该掺杂区之 后，还包括在该基底上形成一层间介电层。
4. 如权利要求3的非易失性存储器的制造方法，还包括在该层间介电层 中形成多个位线接触窗、 一源极线与多个接触窗，且该源极线与所述位线接 触窗以及所述接触窗是在不同步骤中形成。
5. 如权利要求4的非易失性存储器的制造方法，其中在形成该源极线之 前，还包括在该源极区域共形地形成一阻障层。
6. 如权利要求5的非易失性存储器的制造方法，其中该阻障层的材料包 括氮化钛/钛。
7. 如权利要求1的非易失性存储器的制造方法，其中该基底还具有一选择栅极区域；除该选择栅极区域的部分该栅间介电层；以及在该图案化工艺中，还包括同时在该选择栅极区域形成一选择栅极。
8. 如权利要求7的非易失性存储器的制造方法，还包括在所述堆叠栅极 结构与该选择栅极的侧壁形成 一 间隙壁。
9. 如权利要求1的非易失性存储器的制造方法，其中在形成该隔离结构 的步骤中，还包括在该第一导体层上形成一硬掩模层；在该硬掩模层、该第一导体层、该穿隧介电层与该基底中形成一沟槽；在该基底上形成一介电材料层，以填满该沟槽；以及进行一第 一平坦化工艺，移除部分该介电材料层直到暴露出该硬掩模层。
10. 如权利要求9的非易失性存储器的制造方法，其中在进行该第一平坦 化工艺之后，还包括移除该硬掩模层；在该基底上形成一导体材料层；以及进行一第二平坦化工艺，移除部分该导体材料层直到暴露出该隔离结构。
11.如权利要求1的非易失性存储器的制造方法，其中该栅间介电层的材料包括氧化硅/氮化硅/氧化硅。
12. 如权利要求1的非易失性存储器的制造方法，其中该第一导体层的材 料包括掺杂多晶硅。
13. 如权利要求1的非易失性存储器的制造方法，其中该第二导体层的材 料包括掺杂多晶硅。
14. 如权利要求1的非易失性存储器的制造方法，其中该掺杂区的形成方 法包括离子注入工艺。
全文摘要
本发明涉及一种非易失性存储器的制造方法，此方法包括在基底上依序形成穿隧介电层与第一导体层；于第一导体层、穿隧介电层与基底中形成隔离结构；于源极区域与漏极区域形成保护层；移除部分隔离结构；移除保护层；于基底上形成栅间介电层；移除源极区域以及漏极区域的栅间介电层；于基底上形成第二导体层；进行图案化工艺，图案化第二导体层、栅间介电层、第一导体层与穿隧介电层，并同时移除源极区域以及漏极区域的第二导体层、第一导体层与穿隧介电层；在堆叠栅极结构二侧、源极区域以及漏极区域的基底中分别形成掺杂区。
文档编号H01L21/70GK101452889SQ20071019644
公开日2009年6月10日 申请日期2007年12月3日 优先权日2007年12月3日
发明者陈启明, 魏鸿基 申请人:力晶半导体股份有限公司