移位寄存单元及其驱动方法和移位寄存器的制造方法
【技术领域】
[0001]本公开一般涉及显示技术，尤其涉及移位寄存单元及其驱动方法和移位寄存器。
【背景技术】
[0002]在显示装置中，移位寄存器通常包括多个级联的移位寄存单元，每个移位寄存单元向显示装置的显示面板中的像素行(或列)发送驱动信号，以使与该行(或列)的各像素连接的晶体管导通或截止。
[0003]参见图1所示，为现有的移位寄存器中的移位寄存单元的电路结构示意图100。
[0004]图1中的移位寄存单元包括节点电位控制器110和输出单元120。输出单元120受时钟信号CK1的驱动。也即是说，输出单元120在节点电位(N1处的电位)的控制下，将时钟信号CK1提供至输出端OUT。
[0005]然而，由于时钟信号CK1的驱动能力有限，当输出负载较大(例如，需要驱动的像素行中包含的像素数量较多)时，采用时钟信号CK1驱动将产生较大的延迟，进而导致短路功耗的增加。
【发明内容】
[0006]鉴于现有技术中的上述缺陷或不足，期望提供一种移位寄存单元及其驱动方法和一种移位寄存器，以解决【背景技术】中所述的至少部分技术问题。
[0007]第一方面，本申请实施例提供了一种移位寄存单元，包括节点电位控制器和输出单元;节点电位控制器用于在第一时钟信号端输入的第一时钟信号和移位信号端输入的移位电压信号的控制下，基于第一电压输入端的第一电压信号和第二电压输入端输入的第二电压信号生成节点电压信号;输出单元用于在节点电压信号和第二时钟信号端输入的第二时钟信号的控制下，基于第一电压输入端的第一电压信号和第二电压输入端输入的第二电压信号生成移位寄存单元的第一输出信号；其中，输出单元包括第一反相器、第一晶体管、第二晶体管、第三晶体管和第四晶体管;第一反相器的输入端与节点电位控制器的输出端连接;第一晶体管的栅极与第一反相器的输出端连接，第一晶体管的第一极连接至第二电压输入端，第一晶体管的第二极与第二晶体管的第一极连接;第二晶体管的栅极和第三晶体管的栅极与第二时钟信号端连接，第二晶体管的第二极和第三晶体管的第二极连接至输出单元的第一输出端以输出第一输出信号;第三晶体管的第一极和第四晶体管的第一极连接至第一电压输入端，第四晶体管的第二极连接至第三晶体管的第二级；第四晶体管的栅极连接至第一反相器的输出端。
[0008]第二方面，本申请实施例还提供了一种移位寄存器，包括第0级?第N-1级的N个级联的如上所述的移位寄存单元，其中，N为整数，且N>1;第i级移位寄存单元的移位信号端接收第1-Ι级移位寄存单元的节点电位控制器输出信号的反相信号，其中，i为整数，且1 < i
<N-lo
[0009]第三方面，本申请实施例还提供了一种移位寄存单元的驱动方法，包括:在第一期间，移位电压信号为第一电平，节点电位控制器输出的电压为第二电平，第二时钟信号为第二电平，使得第三晶体管导通，并将第一电压信号提供至输出单元的第一输出端;在第二期间，移位电压信号变为第二电平，节点电位控制器输出的电压保持为第二电平，第二时钟信号为第一电平，第二晶体管的栅极信号为第一电平，第二晶体管导通，并将第二电压信号提供至输出单元的第一输出端;在第三期间，移位电压信号保持为第二电平，节点电位控制器输出的电压为第一电平，第四晶体管的栅极信号为第二电平，第四晶体管导通，并将第一电压信号提供至输出单元的第一输出端。
[0010]第四方面，本申请实施例还提供了一种移位寄存单元的驱动方法，包括:在第一期间，移位电压信号为第一电平，第一时钟信号在第一期间开始时保持为第一电平直至第一期间结束之前跳变为第二电平，使得第六晶体管和第七晶体管在第一期间结束之前截止，节点电位控制器输出的电压为第二电平，第二时钟信号为第二电平，使得第三晶体管导通，并将第一电压信号提供至输出单元的第一输出端;在第二期间，移位电压信号变为第二电平，节点电位控制器输出的电压保持为第二电平，第一晶体管的栅极为第一电平，第一晶体管导通，第二时钟信号为第一电平，第二晶体管的栅极信号为第一电平，第二晶体管导通，并将第二电压信号提供至输出单元的第一输出端;在第三期间，移位电压信号为第二电平，节点电位控制器输出的电压为第一电平，第四晶体管的栅极信号为第二电平，第四晶体管导通，并将第一电压信号提供至输出单元的第一输出端。
[0011]第五方面，本申请实施例还提供了一种移位寄存单元的驱动方法，包括:在第一期间，移位电压信号为第二电平，节点电位控制器输出的电压为第一电平，第一时钟信号在第一期间开始时保持为第二电平直至第一期间结束之前跳变为第一电平，使得第十晶体管和第十一晶体管在第一期间结束前截止，第二时钟信号为第二电平，使得第三晶体管导通，并将第一电压信号提供至输出单元的第一输出端，输出单元的第二输出端输出第一电平;在第二期间，移位电压信号变为第一电平，节点电位控制器输出的电压保持为第一电平，第一晶体管的栅极信号为第一电平，第一晶体管导通，第二时钟信号为第一电平，第二晶体管的栅极信号为第一电平，第二晶体管导通，并将第二电压信号提供至输出单元的第一输出端，输出单元的第二输出端保持为第一电平;在第三期间，移位电压信号为第一电平，节点电位控制器输出的电压为第二电平，第四晶体管的栅极信号为第二电平，第四晶体管导通，并将第一电压信号提供至输出单元的第一输出端，在第三期间，输出单元的第二输出端输出第二电平。
[0012]第六方面，本申请实施例还提供了一种移位寄存器的驱动方法，包括:在第一期间，移位电压信号为第二电平，节点电位控制器输出的电压为第一电平;第一时钟信号在第一期间开始时保持为第二电平直至第一期间结束之前跳变为第一电平，使得第十晶体管和第十一晶体管在第一期间结束前截止，第二时钟信号为第二电平，使得第三晶体管导通，并将第一电压信号提供至输出单元的第一输出端，输出单元的第二输出端输出第一电平，第一晶体管导通，第三时钟信号为高电平，第十三晶体管导通，从而将第二电压信号提供至输出单元的第三输出端;在第二期间，移位电压信号变为第一电平，节点电位控制器输出的电压保持为第一电平，第一晶体管的栅极信号为第一电平，第一晶体管导通，第二时钟信号为第一电平，第二晶体管的栅极信号为第一电平，第二晶体管导通，并将第二电压信号提供至输出单元的第一输出端，输出单元的第二输出端保持为第一电平，第三时钟信号为低电平，第十四晶体管导通，从而将第一电压信号提供至输出单元的第三输出端;在第三期间，移位电压信号为第一电平，节点电位控制器输出的电压为第二电平，第四晶体管的栅极信号为第二电平，第四晶体管导通，并将第一电压信号提供至输出单元的第一输出端，输出单元的第二输出端输出第二电平，第十五晶体管栅极电压为低电平，第十五晶体管导通，从而将第一电压信号提供至输出单元的第三输出端。
[0013]本申请实施例提供的方案，避免了时钟信号驱动可能造成的信号延迟和短路功耗，提高了移位寄存器中各移位寄存单元的输出信号的负载驱动能力。
[0014]在本申请一些实施例的移位寄存器中的移位寄存单元中，可以输出多个驱动信号，在输出的驱动信号数量相同的前提下，减小了电子元件的数量，从而节省了移位寄存单元所占的空间面积，利于显示装置的窄边框化的实现。
[0015]在本申请的一些实现方式中，通过设置第一时钟信号的上跳沿或下降沿与移位电压信号的上跳沿或下降沿之间的时间差，可以避免节点电压控制器中的晶体管之间的寄生电容与节点电压之间的电荷分享，使得节点电压控制器输出的节点电压更加稳定。
【附图说明】
[0016]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显:
[0017]图1示出了现有技术中的移位寄存单元的电路结构示意图；
[0018]图2示出了本申请的移位寄存单元的一实施例的电路结构示意图；
[0019]图3示出了本申请的移位寄存单元的另一实施例的电路结构示意图；
[0020]图4示出了本申请的移位寄存单元的再一实施例的电路结构示意图；
[0021]图5示出了本申请的移位寄存单元的又一实施例的电路结构示意图；
[0022]图6示出了本申请一个实施例的移位寄存器的示意性结构图；
[0023]图7示出了图2所示实施例的移位寄存单元的各信号的波形图；
[0024]图8示出了图3所示实施例的移位寄存单元的各信号的波形图；
[0025]图9示出了图4所示实施例的移位寄存单元的各信号的波形图；
[0026]图10示出了图5所示实施例的移位寄存单元的各信号的波形图。
【具体实施方式】
[0027]下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。
[0028]需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
[0029]