移位寄存器单元、栅极驱动电路及其驱动方法、显示装置的制造方法

文档序号:10595551
移位寄存器单元、栅极驱动电路及其驱动方法、显示装置的制造方法
【专利摘要】本发明实施例提供一种移位寄存器单元、栅极驱动电路及其驱动方法、显示装置,涉及显示技术领域,能够确保损坏一级的移位寄存器单元向下一级移位寄存器单元输出的电压正常。移位寄存器单元包括第一控制模块、第二控制模块、第一上拉模块、第二上拉模块、第一下拉模块、第二下拉模块。第一控制模块控制第一节点的电位,在第一节点的控制下,第一下拉模块和第二下拉模块将第二时钟信号端的电压分别输出至第一信号输出端和第二信号输出端。此第一节点、第一时钟信号端以及第二电压端能够通过第二控制模块控制第二节点的电位,在第二节点的控制下,第一上拉模块和第二上拉模块将第二电压端的电压分别输出至第一信号输出端和第二信号输出端。
【专利说明】
移位寄存器单元、栅极驱动电路及其驱动方法、显示装置
技术领域
[0001]本发明涉及显示技术领域,尤其涉及一种移位寄存器单元、栅极驱动电路及其驱动方法、显示装置。
【背景技术】
[0002]TFT-LCD(Thin Film Transistor Liquid Crystal Display,薄膜晶体管-液晶显示器)以及AM0LED(Active Matrix Driving 0LED,有源矩阵驱动有机发光二极管)显示装置因其具有体积小、功耗低、无辐射以及制作成本相对较低等特点,而越来越多地被应用于尚性能显不领域当中。
[0003]上述显示装置通常设置有G0A(Gate Driver on Array,阵列基板行驱动)电路,该GOA电路包括多个移位寄存器单元,每一级移位寄存器单元输出端与一行栅线相连接,用于向该栅线输出栅极扫描信号,以实现对栅线的逐行扫描。此外,最后一级移位寄存器单元以夕卜,其余移位寄存器单元的输出端需要与下一级移位寄存器单元的输入端相连接。
[0004]然而,当GOA电路中的某一级移位寄存器单元损坏时,会影响与其级联的其余移位寄存器单元的输出结果,从而使得显示面板显示异常。

【发明内容】

[0005]本发明的实施例提供涉及一种移位寄存器单元、栅极驱动电路及其驱动方法、显示装置,能够确保损坏一级的移位寄存器单元向下一级移位寄存器单元输出的电压正常。
[0006]为达到上述目的,本发明的实施例采用如下技术方案:
[0007]本发明实施例的一方面,提供一种移位寄存器单元,其特征在于,包括第一控制模块、第二控制模块、第一上拉模块、第二上拉模块、第一下拉模块以及第二下拉模块;所述第一控制模块连接信号输入端、第一时钟信号端以及第一节点,用于在所述第一时钟信号端的控制下将所述信号输入端的电压输出至所述第一节点;所述第二控制模块连接第一时钟信号端、第一电压端、所述第一节点以及第二节点,用于在所述第一时钟信号端的控制下将所述第一电压端的电压输出至所述第二节点,和/或在所述第一节点的控制下将第一时钟信号端的电压输出至所述第二节点;所述第一上拉模块连接所述第二节点、第二电压端、第一信号输出端,用于在所述第二节点的控制下,将所述第二电压端的电压输出至所述第一信号输出端;所述第二上拉模块连接所述第二节点、第二电压端、第二信号输出端,用于在所述第二节点的控制下,将所述第二电压端的电压输出至所述第二信号输出端;所述第一下拉模块连接所述第一节点、第二时钟信号端、第一信号输出端,用于在所述第一节点的控制下,将所述第二时钟信号端的电压输出至所述第一信号输出端;所述第二下拉模块连接所述第一节点、第二时钟信号端、第二信号输出端,用于在所述第一节点的控制下,将所述第二时钟信号端的电压输出至所述第二信号输出端。
[0008]优选的,所述第一控制模块包括第一晶体管,所述第一晶体管的栅极连接所述第一时钟信号端,第一极连接所述信号输入端,第二极与所述第一节点相连接。
[0009]优选的,所述第二控制模块包括第二晶体管和第三晶体管;所述第二晶体管的栅极连接所述第一节点,第一极连接所述第一时钟信号端,第二极与所述第二节点相连接;所述第三晶体管的栅极连接所述第一时钟信号端,第一极连接第一电压端,第二极与所述第二节点相连接。
[0010]优选的,所述第一上拉模块包括第四晶体管和第一电容;所述第四晶体管的栅极连接所述第二节点,第一极连接所述第二电压端,第二极与所述第一信号输出端相连接;所述第一电容的一端连接所述第四晶体管的第一极,另一端与所述第四晶体管的栅极相连接。
[0011]优选的,所述第二上拉模块包括第五晶体管和第二电容;所述第五晶体管的栅极连接所述第二节点,第一极连接所述第二电压端,第二极与所述第二信号输出端相连接;所述第二电容的一端连接所述第五晶体管的第一极,另一端与所述第五晶体管的栅极相连接。
[0012]优选的,当所述第一上拉模块包括第四晶体管,第二上拉模块包括第五晶体管时;所述第四晶体管的沟道宽长比大于所述第五晶体管的沟道宽长比。
[0013]优选的,所述第一下拉模块包括第六晶体管和第三电容;所述第六晶体管的栅极连接所述第一节点,第一极连接所述第二时钟信号端,第二极与所述第一信号输出端相连接;所述第三电容的一端连接所述第六晶体管的第二极,另一端与所述第六晶体管的栅极相连接。
[0014]优选的,所述第二下拉模块包括第七晶体管和第四电容;所述第七晶体管的栅极连接所述第一节点,第一极连接所述第二时钟信号端,第二极与所述第二信号输出端相连接;所述第四电容的一端连接所述第七晶体管的第二极,另一端与所述第七晶体管的栅极相连接。
[0015]优选的,当所述第一下拉模块包括第六晶体管,第二下拉模块包括第七晶体管时;所述第六晶体管的沟道宽长比大于所述第七晶体管的沟道宽长比。
[0016]本发明实施例的另一方面,提供一种栅极驱动电路,包括至少两级级联的如上所述的任意一种移位寄存器单元;第一级移位寄存器单元的信号输入端用于接收起始信号;除了第一级移位寄存器单元以外,其余第一级移位寄存器单元的信号输入端连接上一级移位寄存器单元的第二信号输出端。
[0017]本发明实施例的又一方面,提供一种显示装置,包括如上所述的任意一种栅极驱动电路。
[0018]本发明实施例的再一方面,提供一种移位寄存器单元的驱动方法,在一图像帧内,所述方法包括第一阶段具体执行如下操作:在第一时钟信号端的控制下,第一控制模块将信号输入端的电压输出至第一节点,并将所述信号输入端输出的电压分别保存至第一下拉控制模块和第二下拉控制模块;在第一节点以及所述第一时钟信号端的控制下,第二控制模块将第一电压端的电压输出至第二节点;在所述第二节点的控制下,所述第一上拉控制模块和所述第二上拉控制模块将第二电压端的电压分别输出至第一信号输出端和第二信号输出端;在第一节点的控制下,所述第一下拉控制模块和所述第二下拉控制模块将第二时钟信号端的电压分别输出至所述第一信号输出端和所述第二信号输出端;第二阶段具体执行如下操作:所述第一下拉控制模块和所述第二下拉控制模块在上一阶段存储电压的作用下,将所述第二时钟信号端的电压分别输出至所述第一信号输出端和所述第二信号输出端;
[0019]所述第一节点保持上一阶段的电压,并控制所述第二控制单元将所述第一时钟信号端的电压输出至第二节点;
[0020]其中,所述第一控制模块、所述第一上拉模块以及所述第二上拉模块无信号输出;[0021 ]第三阶段具体执行如下操作:
[0022]在所述第一时钟信号端的控制下,所述第一控制模块将所述信号输入端的电压输出至所述第一节点;在所述第一节点以及所述第一时钟信号端的控制下,所述第二控制模块将所述第一电压端的电压输出至第二节点;在所述第二节点的控制下,所述第一上拉模块和所述第二上拉模块将所述第二电压端的电压分别输出至所述第一信号输出端和所述第二信号输出端;其中,所述第一下拉模块和所述第二下拉模块无信号输出;在下一图像帧之前重复第二阶段和第三阶段的所述信号输入端、所述第一时钟信号端以及所述第二时钟信号端的控制信号,使得所述第一信号输出端和所述第二信号输出端保持输出所述第二电压端的电压。
[0023]本发明实施例提供一种移位寄存器单元、栅极驱动电路及其驱动方法、显示装置。该移位寄存器单元包括第一控制模块、第二控制模块、第一上拉模块、第二上拉模块、第一下拉模块以及第二下拉模块。其中,第一控制模块连接信号输入端、第一时钟信号端以及第一节点,用于在第一时钟信号端的控制下将信号输入端的电压输出至第一节点。第二控制模块连接第一时钟信号端、第一电压端、第一节点以及第二节点,用于在第一时钟信号端的控制下将第一电压端的电压输出至第二节点,和/或在第一节点的控制下将第一时钟信号端的电压输出至第二节点。第一上拉模块连接第二节点、第二电压端、第一信号输出端,用于在第二节点的控制下,将第二电压端的电压输出至第一信号输出端。第二上拉模块连接第二节点、第二电压端、第二信号输出端,用于在第二节点的控制下,将第二电压端的电压输出至第二信号输出端。第一下拉模块连接所述第一节点、第二时钟信号端、第一信号输出端,用于在第一节点的控制下,将第二时钟信号端的电压分别输出至第一信号输出端。第二下拉模块连接第一节点、第二时钟信号端、第二信号输出端,用于在第一节点的控制下,将第二时钟信号端的电压分别输出至第二信号输出端。
[0024]由于第一控制模块能够控制第一节点的电位,且在第一节点的控制下,第一下拉模块和第二下拉模块能够将第二时钟信号端的电压分别输出至第一信号输出端和第二信号输出端。此外,第一节点、第一时钟信号端以及第二电压端能够通过第二控制模块控制第二节点的电位,且在第二节点的控制下,第一上拉模块和第二上拉模块能够将第二电压端的电压分别输出至第一信号输出端和第二信号输出端。
[0025]综上所述,第二电压端的电压通过第一上拉模块输出至第一信号输出端的同时,还通过第二上拉模块输出至第二信号输出端。此外,第二时钟信号端的电压通过第一下拉模块输出至第二信号输出端的同时,还通过第二下拉模块输出至第二信号输出端。因此可以通过不同的模块对第一信号输出端和第二信号输出端输出信号进行单独控制。在此情况下,当将第一信号输出端与栅线相连接,第二信号输出端与下一级移位寄存器单元的信号输入端相连接时,即使某一级移位寄存器单元发生损坏导致上述第一信号输出端无法正常输出,第二信号输出端可以向下一级移位寄存器单元正常输出信号,从而能够确保损坏一级的移位寄存器单元向下一级移位寄存器单元输出的电压正常。
【附图说明】
[0026]为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
[0027]图1为本发明实施例提供的一种移位寄存器单元的结构示意图;
[0028]图2为图1所述的移位寄存器单元中各个模块的具体结构示意图;
[0029]图3为用于控制图2所示的移位寄存器单元的控制信号时序图;
[0030]图4为由多个级联的如图2所示的移位寄存器单元构成的栅极驱动电路的结构示意图。
[0031]附图标记:
[0032]10-第一控制模块;20-第二控制模块;30-第一上拉模块;40-第二上拉模块;50-第一下拉模块;60-第二下拉模块。
【具体实施方式】
[0033]下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
[0034]本发明实施例提供一种移位寄存器单元,如图1所示,包括第一控制模块10、第二控制模块20、第一上拉模块30、第二上拉模块40、第一下拉模块50以及第二下拉模块60。
[0035]其中,第一控制模块10连接信号输入端IN、第一时钟信号端CK以及第一节点NI,用于在第一时钟信号端CK的控制下将信号输入端IN的电压输出至第一节点NI。
[0036]第二控制模块20连接第一时钟信号端CK、第一电压端VGL、第一节点NI以及第二节点N2,用于在第一时钟信号端CK的控制下将第一电压端VGL的电压输出至第二节点N2,和/或在第一节点NI的控制下将第一时钟信号端CK的电压输出至第二节点N2。
[0037]第一上拉模块30连接第二节点N2、第二电压端VGH、第一信号输出端0UTPUT1,用于在第二节点N2的控制下,将第二电压端VGH的电压输出至第一信号输出端0UTPUT1。
[0038]第二上拉模块40连接第二节点N2、第二电压端VGH、第二信号输出端0UTPUT1,用于在第二节点N2的控制下,将第二电压端VGH的电压输出至第二信号输出端0UTPUT2。
[0039]第一下拉模块50连接第一节点N1、第二时钟信号端CKB、第一信号输出端0UTPUT1,用于在第一节点NI的控制下,将第二时钟信号端CKB的电压输出至第一信号输出端0UTPUT2。
[0040]第二下拉模块60连接第一节点N1、第二时钟信号端CKB、第二信号输出端0UTPUT2,用于在第一节点NI的控制下,将第二时钟信号端CKB的电压输出至第二信号输出端0UTPUT2。
[0041]由于第一控制模块能够控制第一节点的电位,且在第一节点的控制下,第一下拉模块和第二下拉模块能够将第二时钟信号端的电压分别输出至第一信号输出端和第二信号输出端。此外,第一节点、第一时钟信号端以及第二电压端能够通过第二控制模块控制第二节点的电位,且在第二节点的控制下,第一上拉模块和第二上拉模块能够将第二电压端的电压分别输出至第一信号输出端和第二信号输出端。
[0042]综上所述,第二电压端的电压通过第一上拉模块输出至第一信号输出端的同时,还通过第二上拉模块输出至第二信号输出端。此外,第二时钟信号端的电压通过第一下拉模块输出至第一信号输出端的同时,还通过第二下拉模块输出至第二信号输出端。因此可以通过不同的模块对第一信号输出端和第二信号输出端输出信号进行单独控制。在此情况下,当将第一信号输出端与栅线相连接,第二信号输出端与下一级移位寄存器单元的信号输入端相连接时,即使某一级移位寄存器单元发生损坏导致上述第一信号输出端无法正常输出,第二信号输出端可以向下一级移位寄存器单元正常输出信号,从而能够确保损坏一级的移位寄存器单元向下一级移位寄存器单元输出的电压正常。
[0043]以下对上述移位寄存器单元中各个模块的具体结构进行详细的说明。
[0044]具体的,如图2所示,第一控制模块10包括第一晶体管Tl,该第一晶体管Tl的栅极连接第一时钟信号端CK,第一极连接信号输入端IN,第二极与第一节点NI相连接。其中,上述第一控制模块10还可以包括多个与第一晶体管Tl并联的多个晶体管。
[0045]第二控制模块20可以包括第二晶体管T2和第三晶体管T3。第二晶体管T2的栅极连接第一节点NI,第一极连接第一时钟信号端CK,第二极与第二节点N2相连接。
[0046]第三晶体管T3的栅极连接第一时钟信号端CK,第一极连接第一电压端VGL,第二极与第二节点N2相连接。其中,上述第二控制模块20还可以包括多个与第二晶体管T2并联的晶体管,以及多个与第三晶体管T3并联的晶体管。
[0047]第一上拉模块30可以包括第四晶体管T4和第一电容Cl。第四晶体管T4的栅极连接第二节点N2,第一极连接第二电压端VGH,第二极与第一信号输出端0UTPUT1相连接。第一电容Cl的一端连接第四晶体管T4的第一极,另一端与第四晶体管T4的栅极相连接。其中,上述第一上拉模块30还可以包括多个与第四晶体管T4并联的多个晶体管。
[0048]第二上拉模块40包括第五晶体管T5和第二电容C2。第五晶体管T5的栅极连接第二节点N2,第一极连接第二电压端VGH,第二极与第二信号输出端0UTPUT2相连接。第二电容C2的一端连接第五晶体管T5的第一极,另一端与第五晶体管T5的栅极相连接。其中,上述第二上拉模块40还可以包括多个与第五晶体管T5并联的多个晶体管。
[0049]进一步的,在第一信号输出端0UTPUT1连接显示面板中的栅线,而第二信号输出端0UTPUT2用于与下一级移位寄存器单元的信号输入端IN相连接的情况下,第一上拉模块30输出的信号需要驱动栅线,因此需要较强的驱动力,而第二上拉模块40输出的信号仅仅需要传输至下一级移位寄存器单元即可,无需带动较大的负载。因此,当第一上拉模块30包括第四晶体管T4,第二上拉模块40包括第五晶体管T5时,该第四晶体管T4的沟道宽长比W/L大于第五晶体管T5的沟道宽长比W/L。这样一来,第五晶体管T5能够占据较小版图空间,从而有利于显示面板的窄边框设计。
[0050]第一下拉模块50包括第六晶体管T6和第三电容C3。第六晶体管T6的栅极连接第一节点NI,第一极连接第二时钟信号端CKB,第二极与第一信号输出端0UTPUT1相连接。第三电容C3的一端连接第六晶体管T6的第二极,另一端与第六晶体管T6的栅极相连接。其中,上述第一下拉模块50还可以包括多个与第六晶体管T6并联的晶体管。
[0051 ]第二下拉模块60包括第七晶体管Τ7和第四电容C4。第七晶体管Τ4的栅极连接第一节点NI,第一极连接第二时钟信号端CKB,第二极与第二信号输出端0UTPUT2相连接。第四电容C4的一端连接第七晶体管Τ7的第二极,另一端与第七晶体管Τ7的栅极相连接。其中,上述第二下拉模块还可以包括多个与第七晶体管Τ7并联的晶体管。
[0052]进一步的,在第一信号输出端0UTPUT1连接显示面板中的栅线,而第二信号输出端0UTPUT2用于与下一级移位寄存器单元的信号输入端IN相连接的情况下,第一下拉模块50输出的信号需要驱动栅线,因此需要较强的驱动力,而第二下拉模块60输出的信号仅仅需要传输至下一级移位寄存器单元即可,无需带动较大的负载。因此,当第一下拉模块50包括第六晶体管Τ6,第二下拉模块60包括第七晶体管Τ7时,第六晶体管Τ6的沟道宽长比W/L大于第七晶体管Τ7的沟道宽长比W/L。这样一来,第七晶体管Τ7能够占据较小版图空间,从而有利于显示面板的窄边框设计。
[0053]需要说明的是,上述模块中的各个晶体管可以均为P型晶体管也可以为N型晶体管,本发明对此不作限制。此外,上述晶体管的第一极可以为源极,第二极可以为漏极,或者,第一极可以为漏极,第二极可以为源极,本发明对此不作限制。
[0054]以下结合图3对图2所示的移位寄存器单元在一画面帧中的具体工作过程进行详细的介绍。其中,以下说明是以图2所示的移位寄存器单元中的所有晶体管均为P型晶体管为例进行的说明。此外,本发明实施例中的第一电压端VGL可以输出低电平或者接地,而第二电压端VGH输出高电平。
[0055 ] 在一画面帧的第一阶段Pl,IN = O,CK = 0,CKB = 1;其中,“O”表示低电平,“ I”表示高电平。
[0056]具体的,第一时钟信号端CK输入低电平,第一晶体管Tl导通,并将信号输入端IN输入的低电平通过第一晶体管Tl输出至第一节点NI,并通过第三电容C3和第四电容C4将上述第一节点NI的低电平进行存储。
[0057]在该第一节点NI的控制下,第六晶体管Τ6和第七晶体管Τ7导通。此时,将第二时钟信号端CKB的高电平通过第六晶体管Τ6输出至第一信号输出端0UTPUT1,且该第二时钟信号端CKB的高电平通过第七晶体管Τ7输出至第二信号输出端0UTPUT2。
[0058]此外,在第一节点NI的控制下,第二晶体管Τ2导通,并将第一时钟信号端CK的低电平输出值第二节点Ν2,且在第一时钟信号端CK的控制下第三晶体管Τ3导通,并将第一电压端VGL的低电平输出至第二节点Ν2。在该第二节点Ν2的控制下,第四晶体管Τ4和第五晶体管Τ5导通,此时,第二电压端VGH的高电平通过第四晶体管Τ4输出至第一信号输出端0UTPUT1,且该第二电压端VGH的高电平通过第五晶体管Τ5输出至第二信号输出端0UTPUT2。
[0059]综上所述,在该阶段,第一信号输出端0UTPUT1和第二信号输出端0UTPUT2均输出高电平。
[0060]在一画面帧的第二阶段?2,爪=1,0( = 1,0^ = 0;
[0061]具体的,第一时钟信号端CK输出高电平,第一晶体管Tl截止,第三电容C3和第四电容C4将上一阶段存储的低电平输出至第一节点NI,使得第一节点NI保持低电平。在此情况下,第六晶体管Τ6和第七晶体管Τ7导通,第二时钟信号端CKB的低电平通过第六晶体管Τ6输出至第一信号输出端0UTPUT1,且该第二时钟信号端CKB的低电平还通过第七晶体管输出至第二信号输出端0UTPUT2。
[0062]在第一时钟信号端CK的控制下,第三晶体管T3截止。在第一节点NI的控制下,第二晶体管T2导通,并将第一时钟信号端CK的高电平输出至第二节点N2。此时,在第二节点N2的控制下,第四晶体管T4和第五晶体管T5处于截止状态。
[0063]综上所述,在该阶段,第一信号输出端0UTPUT1和第二信号输出端0UTPUT2均输出低电平。
[0064]在一画面帧的第三阶段?3,爪=1,0( = 0,0^ = 1;
[0065]在第一时钟信号端CK的控制下,第一晶体管Tl导通,将信号输入端IN的低电平输出至第一节点NI,且在该第一节点NI的控制下,第六晶体管T6和第七晶体管T7输出截止状
??τ O
[0066]此外,在第一节点NI的控制下,第二晶体管Τ2截止。在第一时钟信号端CK的控制下,第一电压端VGL的低电平输出至第二节点Ν2,并在该第二节点Ν2的控制下,第四晶体管Τ4和第五晶体管Τ5导通。在此情况下,第二电压端VGH的高电平通过第四晶体管Τ4输出至第一信号输出端0UTPUT1,且第二电压端VGH的高电平通过第五晶体管Τ5输出至第二信号输出端0UTPUT2。
[0067]综上所述,在该阶段,第一信号输出端0UTPUT1和第二信号输出端0UTPUT2均输出高电平。
[0068]需要说明的是,在下一图像帧之前重复第二阶段Ρ2和第三阶段Ρ3的信号输入端IN、第一时钟信号端CK以及第二时钟信号端CKB的控制信号,使得第一信号输出端0UTPUT1和第二信号输出端0UTPUT2保持输出第二电压端VGH的电压。
[0069]此外,当图2所述的移位寄存器单元中的所有晶体管均为N型晶体管时,需要将图3中的控制信号的波形图进行翻转,且将图1中与第一电压端VGL相连接的模块以及图2中与第一电压端VGL相连接的晶体管连接第二电压端VGH,且将图1中与第二电压端VGH相连接的模块以及图2中与第二电压端VGH相连接的晶体管连接第一电压端VGL,具体该移位寄存器单元的工作过程同上,此处不再赘述。
[0070]本发明实施例提供一种栅极驱动电路,如图4所述的,包括至少两级级联的如让所述的任意一种移位寄存器单元,每一级移位寄存器的第一信号输出端0UTPUT1与依次连接栅线(G1、G2…G(n-l)、G(n)),用于对栅线进行逐行扫描。该栅极驱动电路中的移位寄存器单元具有与前述实施例提供的移位寄存器单元相同的结构和有益效果,由于前述实施例已经对移位寄存器单元的结构和有益效果进行了详细的描述,此处不再赘述。
[0071 ]具体的,第一级移位寄存器单元RSl的信号输入端IN用于接收起始信号STV。
[0072]除了第一级移位寄存器单元RSl以外,其余第一级移位寄存器单元(RS2……RS(n_l)、RS(n))的信号输入端IN连接上一级移位寄存器单元的第二信号输出端0UTPUT2。且最后一级移位寄存器单元RS的第二信号输出端0UTPUT2可以空置处理。且第一时钟信号端CK和第二时钟信号端CKB依次交替连接时钟信号CKl和时钟信号CK2。
[0073]本发明实施例提供一种显示装置,包括如上所述的栅极驱动电路,具有与前述实施例提供的栅极驱动电路相同的结构和有益效果,由于前述实施例已经对该栅极驱动电路的结构和有益效果进行了详细的描述,此处不再赘述。
[0074]需要说明的是,本发明实施例中的显示装置可以为液晶显示装置或有机发光二极管显示装置,例如该显示装置可以为液晶显示器、液晶电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件。
[0075]本发明实施例提供一种移位寄存器单元的驱动方法,在一图像帧内,上述方法包括:
[0076]在如图3所述的第一阶段Pl具体执行如下操作:
[0077]在第一时钟信号端CK的控制下,第一控制模块10将信号输入端IN的电压输出至第一节点NI,并将信号输入端IN输出的电压分别保存至第一下拉控制模块50和第二下拉控制模块60。在第一节点NI以及第一时钟信号端CK的控制下,第二控制模块20将第一电压端CK的电压输出至第二节点N2。
[0078]具体的,第一时钟信号端CK输入低电平,第一晶体管Tl导通,并将信号输入端IN输入的低电平通过第一晶体管Tl输出至第一节点NI,并通过第三电容C3和第四电容C4将上述第一节点NI的低电平进行存储。此外,在第一节点NI的控制下,第二晶体管T2导通,并将第一时钟信号端CK的低电平输出值第二节点N2,且在第一时钟信号端CK的控制下第三晶体管T3导通,并将第一电压端VGL的低电平输出至第二节点N2。
[0079]在第二节点N2的控制下,第一上拉控制模块30和第二上拉控制模块40将第二电压端VGH的电压分别输出至第一信号输出端0UTPUT1和第二信号输出端0UTPUT2。
[0080]具体的,在该第二节点N2的控制下,第四晶体管T4和第五晶体管T5导通,此时,第二电压端VGH的高电平通过第四晶体管T4输出至第一信号输出端0UTPUT1,且该第二电压端VGH的高电平通过第五晶体管T5输出至第二信号输出端0UTPUT2。
[0081]在第一节点NI的控制下,第一下拉控制模块50和第二下拉控制模块60将第二时钟信号端CKB的电压分别输出至第一信号输出端0UTPUT1和第二信号输出端0UTPUT2。
[0082]具体的,在该第一节点NI的控制下,第六晶体管T6和第七晶体管T7导通。此时,将第二时钟信号端CKB的高电平通过第六晶体管T6输出至第一信号输出端0UTPUT1,且该第二时钟信号端CKB的高电平通过第七晶体管T7输出至第二信号输出端0UTPUT2。
[0083]综上所述,在该阶段,第一信号输出端0UTPUT1和第二信号输出端0UTPUT2均输出高电平。
[0084]第二阶段P2具体执行如下操作:
[0085]第一下拉控制模块50和第二下拉控制模块60在上一阶段存储电压的作用下,将第二时钟信号端CKB的电压分别输出至第一信号输出端0UTPUT1和所述第二信号输出端0UTPUT2。
[0086]具体的,第三电容C3和第四电容C4将上一阶段存储的低电平输出至第一节点NI,使得第一节点NI保持低电平。在此情况下,第六晶体管T6和第七晶体管T7导通,第二时钟信号端CKB的低电平通过第六晶体管T6输出至第一信号输出端0UTPUT1,且该第二时钟信号端CKB的低电平还通过第七晶体管输出至第二信号输出端0UTPUT2。
[0087]第一节点NI保持上一阶段的电压,并控制第二控制单元20将第一时钟信号端CK的电压输出至第二节点N2。具体的,在第一时钟信号端CK的控制下,第三晶体管T3截止。在第一节点NI的控制下,第二晶体管T2导通,并将第一时钟信号端CK的高电平输出至第二节点
N2o
[0088]其中,第一控制模块10、第一上拉模块30以及第二上拉模块40无信号输出。具体的,第一时钟信号端CK输出高电平,第一晶体管Tl截止。在第二节点N2的控制下,第四晶体管T4和第五晶体管T5处于截止状态。
[0089]综上所述,在该阶段,第一信号输出端0UTPUT1和第二信号输出端0UTPUT2均输出低电平。
[0090]第三阶段P3具体执行如下操作:
[0091]在第一时钟信号端CK的控制下,第一控制模块10将信号输入端IN的电压输出至第一节点NI。在第一节点NI以及第一时钟信号端CK的控制下,第二控制模块20将第一电压端VGL的电压输出至第二节点N2。
[0092]具体的,在第一时钟信号端CK的控制下,第一晶体管Tl导通,将信号输入端IN的低电平输出至第一节点NI。在第一节点NI的控制下,第二晶体管T2截止。在第一时钟信号端CK的控制下,第一电压端VGL的低电平输出至第二节点N2。
[0093]在第二节点N2的控制下,第一上拉模块30和第二上拉模块40将第二电压端VGH的电压分别输出至第一信号输出端0UTPUT1和第二信号输出端0UTPUT2。
[0094]具体的,在第二节点N2的控制下,第四晶体管T4和第五晶体管T5导通。在此情况下,第二电压端VGH的高电平通过第四晶体管T4输出至第一信号输出端0UTPUT1,且第二电压端VGH的高电平通过第五晶体管T5输出至第二信号输出端0UTPUT2。
[0095]其中,第一下拉模块50和第二下拉模块60无信号输出。
[0096]具体的,在第一节点NI的控制下,第六晶体管T6和第七晶体管T7输出截止状态。
[0097]综上所述,在该阶段,第一信号输出端0UTPUT1和第二信号输出端0UTPUT2均输出高电平。
[0098]需要说明的是,在下一图像帧之前重复第二阶段P2和第三阶段P3的信号输入端IN、第一时钟信号端CK以及第二时钟信号端CKB的控制信号,使得第一信号输出端0UTPUT1和第二信号输出端0UTPUT2保持输出第二电压端VGH的电压。
[0099]以上所述,仅为本发明的【具体实施方式】,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应以所述权利要求的保护范围为准。
【主权项】
1.一种移位寄存器单元,其特征在于,包括第一控制模块、第二控制模块、第一上拉模块、第二上拉模块、第一下拉模块以及第二下拉模块; 所述第一控制模块连接信号输入端、第一时钟信号端以及第一节点,用于在所述第一时钟信号端的控制下将所述信号输入端的电压输出至所述第一节点; 所述第二控制模块连接第一时钟信号端、第一电压端、所述第一节点以及第二节点,用于在所述第一时钟信号端的控制下将所述第一电压端的电压输出至所述第二节点,和/或在所述第一节点的控制下将第一时钟信号端的电压输出至所述第二节点; 所述第一上拉模块连接所述第二节点、第二电压端、第一信号输出端,用于在所述第二节点的控制下,将所述第二电压端的电压输出至所述第一信号输出端; 所述第二上拉模块连接所述第二节点、第二电压端、第二信号输出端,用于在所述第二节点的控制下,将所述第二电压端的电压输出至所述第二信号输出端; 所述第一下拉模块连接所述第一节点、第二时钟信号端、第一信号输出端,用于在所述第一节点的控制下,将所述第二时钟信号端的电压输出至所述第一信号输出端; 所述第二下拉模块连接所述第一节点、第二时钟信号端、第二信号输出端,用于在所述第一节点的控制下,将所述第二时钟信号端的电压输出至所述第二信号输出端。2.根据权利要求1所述的移位寄存器单元,其特征在于,所述第一控制模块包括第一晶体管,所述第一晶体管的栅极连接所述第一时钟信号端,第一极连接所述信号输入端,第二极与所述第一节点相连接。3.根据权利要求1所述的移位寄存器单元,其特征在于,所述第二控制模块包括第二晶体管和第三晶体管; 所述第二晶体管的栅极连接所述第一节点,第一极连接所述第一时钟信号端,第二极与所述第二节点相连接; 所述第三晶体管的栅极连接所述第一时钟信号端,第一极连接第一电压端,第二极与所述第二节点相连接。4.根据权利要求1所述的移位寄存器单元,其特征在于,所述第一上拉模块包括第四晶体管和第一电容; 所述第四晶体管的栅极连接所述第二节点,第一极连接所述第二电压端,第二极与所述第一信号输出端相连接; 所述第一电容的一端连接所述第四晶体管的第一极,另一端与所述第四晶体管的栅极相连接。5.根据权利要求1或4所述的移位寄存器单元,其特征在于,所述第二上拉模块包括第五晶体管和第二电容; 所述第五晶体管的栅极连接所述第二节点,第一极连接所述第二电压端,第二极与所述第二信号输出端相连接; 所述第二电容的一端连接所述第五晶体管的第一极,另一端与所述第五晶体管的栅极相连接。6.根据权利要求5所述的移位寄存器单元,其特征在于,当所述第一上拉模块包括第四晶体管,第二上拉模块包括第五晶体管时; 所述第四晶体管的沟道宽长比大于所述第五晶体管的沟道宽长比。7.根据权利要求1所述的移位寄存器单元,其特征在于,所述第一下拉模块包括第六晶体管和第三电容; 所述第六晶体管的栅极连接所述第一节点,第一极连接所述第二时钟信号端,第二极与所述第一信号输出端相连接; 所述第三电容的一端连接所述第六晶体管的第二极,另一端与所述第六晶体管的栅极相连接。8.根据权利要求1或7所述的移位寄存器单元,其特征在于,所述第二下拉模块包括第七晶体管和第四电容; 所述第七晶体管的栅极连接所述第一节点,第一极连接所述第二时钟信号端,第二极与所述第二信号输出端相连接; 所述第四电容的一端连接所述第七晶体管的第二极,另一端与所述第七晶体管的栅极相连接。9.根据权利要求8所述的移位寄存器单元,其特征在于,当所述第一下拉模块包括第六晶体管,第二下拉模块包括第七晶体管时; 所述第六晶体管的沟道宽长比大于所述第七晶体管的沟道宽长比。10.—种栅极驱动电路,其特征在于,包括至少两级级联的如权利要求1-9任一项所述的移位寄存器单元; 第一级移位寄存器单元的信号输入端用于接收起始信号; 除了第一级移位寄存器单元以外,其余第一级移位寄存器单元的信号输入端连接上一级移位寄存器单元的第二信号输出端。11.一种显示装置,其特征在于,包括如权利要求10所述的栅极驱动电路。12.一种移位寄存器单元的驱动方法,其特征在于,在一图像帧内,所述方法包括: 第一阶段具体执行如下操作: 在第一时钟信号端的控制下,第一控制模块将信号输入端的电压输出至第一节点,并将所述信号输入端输出的电压分别保存至第一下拉控制模块和第二下拉控制模块;在第一节点以及所述第一时钟信号端的控制下,第二控制模块将第一电压端的电压输出至第二节占.V , 在所述第二节点的控制下,所述第一上拉控制模块和所述第二上拉控制模块将第二电压端的电压分别输出至第一信号输出端和第二信号输出端; 在第一节点的控制下,所述第一下拉控制模块和所述第二下拉控制模块将第二时钟信号端的电压分别输出至所述第一信号输出端和所述第二信号输出端; 第二阶段具体执行如下操作: 所述第一下拉控制模块和所述第二下拉控制模块在上一阶段存储电压的作用下,将所述第二时钟信号端的电压分别输出至所述第一信号输出端和所述第二信号输出端; 所述第一节点保持上一阶段的电压,并控制所述第二控制单元将所述第一时钟信号端的电压输出至第二节点; 其中,所述第一控制模块、所述第一上拉模块以及所述第二上拉模块无信号输出; 第三阶段具体执行如下操作: 在所述第一时钟信号端的控制下,所述第一控制模块将所述信号输入端的电压输出至所述第一节点;在所述第一节点以及所述第一时钟信号端的控制下,所述第二控制模块将所述第一电压端的电压输出至第二节点; 在所述第二节点的控制下,所述第一上拉模块和所述第二上拉模块将所述第二电压端的电压分别输出至所述第一信号输出端和所述第二信号输出端; 其中,所述第一下拉模块和所述第二下拉模块无信号输出; 在下一图像帧之前重复第二阶段和第三阶段的所述信号输入端、所述第一时钟信号端以及所述第二时钟信号端的控制信号,使得所述第一信号输出端和所述第二信号输出端保持输出所述第二电压端的电压。
【文档编号】G09G3/36GK105957556SQ201610311714
【公开日】2016年9月21日
【申请日】2016年5月11日
【发明人】韩龙, 刘利宾
【申请人】京东方科技集团股份有限公司, 鄂尔多斯市源盛光电有限责任公司
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