移位寄存器及其驱动方法、栅极驱动电路和显示装置的制造方法
【专利摘要】本发明公开了一种移位寄存器及其驱动方法、栅极驱动电路和显示装置，包括：预充复位模块、下拉节点控制模块、若干个输出控制模块和若干个输出复位模块，输出复位模块与输出控制模块一一对应，输出控制模块用于在上拉节点的电位的控制下将对应的时钟控制信号线中的时钟控制信号发送至对应的信号输出端，输出复位模块，用于在下拉节点的电位的控制下对对应的输出控制模块所连接的信号输出端进行复位。在本发明中，移位寄存器具有多个信号输出端，以及用于控制这多个信号输出端对信号进行输出的多个输出控制模块和多个输出复位模块，也就该移位寄存器可以用于驱动多根栅线，因此将该移位寄存器应用于显示面板中可以实现超窄边框的设计。
【专利说明】
移位寄存器及其驱动方法、栅极驱动电路和显示装置
技术领域
[0001]本发明涉及显示技术领域，特别涉及一种移位寄存器及其驱动方法、栅极驱动电路和显示装置。
【背景技术】
[0002]TFT_LCD(Thin Film Transistor-Liquid Crystal Display，薄膜晶体管液晶显示装置)实现一帧画面显示的基本原理是通过栅极(Gate)驱动从上到下依次对每一行像素输入一定宽度的方波进行选通，再通过源极(Source)驱动每一行像素所需的信号依次从上往下输出。目前制造这样一种结构的显示器件通常是栅极驱动电路和源极驱动电路通过C0F(Chip On Film，覆晶薄膜)或C0G(Chip On Glass，芯片直接固定在玻璃上)工艺制作在玻璃面板上的，但是当分辨率较高时，栅极驱动电路和源极驱动电路的输出均较多，驱动电路的长度也将增大，这将不利于模组驱动电路的压焊(Bonding)工艺。
[0003]为了克服以上问题，现有显示器件的制造采用G0A(Gate Drive On Array)电路的设计，相比现有的COF或COG工艺，其不仅节约了成本，而且可以做到面板两边对称的美观设计，同时也可省去栅极驱动电路的Bonding区域以及外围布线空间。
[0004]然而，现有的栅极驱动电路中的每一级移位寄存器只能用于驱动一行栅线，故整个栅极驱动电路所占用空间较大，不利于窄边框的实现。因此，如何有效减小栅极驱动电路的占用空间，是本领域技术人员亟需解决的技术问题。
【发明内容】
[0005]本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种移位寄存器及其驱动方法、栅极驱动电路和显示装置。
[0006]为实现上述目的，本发明提供了一种移位寄存器，包括:预充复位模块、下拉节点控制模块、若干个输出控制模块和与所述输出控制模块一一对应的若干个输出复位模块；所述预充复位模块、所述下拉节点控制模块和各所述输出控制模块连接于上拉节点，所述输出控制模块和各所述输出复位模块连接于下拉节点；
[0007]所述预充复位模块，用于在预充信号输入端所输入的预充信号和复位信号输入端所输入的复位信号的控制下，对所述上拉节点进行预充电处理或复位；
[0008]所述下拉节点控制模块，用于在所述上拉节点的电位的控制下，对所述下拉节点的电位进行控制；
[0009]每个所述输出控制模块均连接至对应的时钟控制信号线和信号输出端，用于在所述上拉节点的电位的控制下，将对应的所述时钟控制信号线中的时钟控制信号发送至对应的所述信号输出端，以供所述信号输出端输出扫描信号；
[0010]每个所述输出复位模块，用于在下拉节点的电位的控制下，对对应的所述输出控制模块所连接的所述信号输出端进行复位。
[0011 ]可选地，每个所述输出控制模块均包括一个第七晶体管和一个电容；
[0012]所述第七晶体管的控制极与所述上拉节点连接，第一极与对应的所述时钟控制信号线连接，第二极与对应的所述信号输出端连接；
[0013]所述电容的第一端与所述上拉节点连接，第二端与所述第七晶体管的第二极连接。
[0014]可选地，每个所述输出复位模块均包括一个第八晶体管；
[0015]所述第八晶体管的控制极与所述下拉节点连接，第一极与对应的所述输出控制模块所连接的所述信号输出端连接，第二极与第一电源端连接。
[0016]可选地，还包括:降噪模块，所述降噪模块与所述下拉节点和所述上拉节点连接，用于在所述下拉节点的电位的控制下对所述上拉节点进行降噪处理。
[0017]可选地，所述降噪单元包括:第九晶体管；
[0018]所述第九晶体管的控制极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与第二电源端连接。
[0019]可选地，所述预充复位模块包括:预充单元和复位单元；
[0020]所述预充单元，用于在预充信号输入端所输入的预充信号的控制下对所述上拉节点进行预充电；
[0021]所述复位单元，用于在复位信号输入端所输入的复位信号的控制下对所述上拉节点的电位进行复位；
?0022] 所述预充单元包括:第一晶体管；
[0023]所述第一晶体管的控制极与所述预充信号输入端连接，第一极与第三电源端连接，第二极与上拉节点连接；
[0024]所述复位单元包括:第二晶体管；
[0025]所述第二晶体管的控制极与所述复位信号输入端连接，第一极与所述上拉节点连接，第二极与第四电源端连接。
[0026]可选地，所述下拉节点控制模块包括:下拉节点上拉单元和下拉节点下拉单元；
[0027]所述下拉节点上拉单元，用于在所述上拉节点的电位的控制下将下拉节点的电位上拉；
[0028]所述下拉节点下拉单元，用于在所述上拉节点的电位的控制下将下拉节点的电位下拉；
[0029]所述下拉节点上拉单元包括:第三晶体管、第四晶体管和第五晶体管；
[0030]所述第三晶体管的控制极与第五电源端连接，第一极与所述第五电源端连接，第二极与所述第四晶体管的控制极和所述第五晶体管的第一极均连接；
[0031]所述第四晶体管的第一极与所述第五电源端连接，第二极与所述下拉节点连接；
[0032]所述第五晶体管的控制极与所述上拉节点连接，第二极与第二电源端连接；
[0033]所述下拉节点下拉单元包括:第六晶体管；
[0034]所述第六晶体管的控制极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第二电源端连接。
[0035]可选地，所述输出控制模块和所述输出复位模块的数量均为两个。
[0036]为实现上述目的，本发明还提供了一种栅极驱动电路，包括:若干个级连的移位寄存器，所述移位寄存器采用上述的移位寄存器；
[0037]每一级所述移位寄存器中的最后一个输出扫描信号的所述信号输出端，与后一级所述移位寄存器的预充信号输入端连接；
[0038]每一级所述移位寄存器中的第一个输出扫描信号的所述信号输出端，与前一级所述移位寄存器的复位信号输入端连接。
[0039]可选地，每一级所述移位寄存器中的所述输出控制模块的数量均为两个，且分别为第一输出控制模块和第二输出控制模块；
[0040]位于奇数级的各所述移位寄存器中的所述第一输出控制模块均连接至第一时钟控制信号线；
[0041]位于奇数级的各所述移位寄存器中的所述第二输出控制模块均连接至第二时钟控制信号线；
[0042]位于偶数级的各所述移位寄存器中的所述第一输出控制模块均连接至第三时钟控制信号线；
[0043]位于偶数级的各所述移位寄存器中的所述第二输出控制模块均连接至第四时钟控制信号线；
[0044]所述第一时钟控制信号线、所述第二时钟控制信号线、所述第三时钟控制信号线和所述第四时钟控制信号线中的时钟控制信号的周期相同，且各时钟控制信号在一个周期内处于有效电位的时长为周期的四分之一；
[0045]所述第一时钟控制信号线、所述第二时钟控制信号线、所述第三时钟控制信号线和所述第四时钟控制信号线中的所述时钟控制信号处于有效电位的时间依次错开。
[0046]为实现上述目的，本发明还提供了一种显示装置，包括:栅极驱动电路，所述栅极驱动电路采用上述的栅极驱动电路。
[0047]可选地，所述移位寄存器采用上述的移位寄存器，所述驱动方法包括:
[0048]所述预充复位模块在预充信号输入端所输入的预充信号的控制下对所述上拉节点进行预充电处理，所述下拉节点控制模块在所述上拉节点的电位的控制下将所述下拉节点的电位下拉；
[0049]各所述输出控制模块在所述上拉节点的电位的控制下，将对应的所述时钟控制信号线中的时钟控制信号发送至对应的所述信号输出端，以供所述信号输出端输出扫描信号；
[0050]所述预充复位模块在复位信号输入端所输入的复位信号的控制下对所述上拉节点进行复位，所述下拉节点控制模块在所述上拉节点的电位的控制下将所述下拉节点的电位上拉，各所述输出复位模块在下拉节点的电位的控制下对对应的所述输出控制模块所连接的所述信号输出端进行复位。
[0051]本发明具有以下有益效果:
[0052]本发明提供了一种移位寄存器及其驱动方法、栅极驱动电路和显示装置，其中，该移位寄存器具有多个信号输出端，以及用于控制这多个信号输出端对信号进行输出的多个输出控制模块和多个输出复位模块，也就说本实施例中每个移位寄存器可以用于驱动多根栅线，因此将该移位寄存器应用于显示面板中可以实现超窄边框的设计。
【附图说明】
[0053]图1为本发明实施例一提供的移位寄存器的结构示意图；
[0054]图2为本发明实施例二提供的移位寄存器的电路示意图；
[0055]图3为图2所示移位寄存器的工作时序图；
[0056]图4为本发明实施例三提供的移位寄存器的驱动方法的流程图；
[0057]图5为本发明实施例四提供的栅极驱动电路的结构示意图；
[0058]图6为本发明中栅极驱动电路中的四条钟控制信号线的时序图。
【具体实施方式】
[0059]为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种移位寄存器及其驱动方法、栅极驱动电路和显示装置进行详细描述。
[0060]需要说明的是，在本发明实施例中的所采用的晶体管可以为薄膜晶体管或场效应管或其他具有相同、类似特性的器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以N型晶体管进行说明的，当采用N型晶体管时，第一极为N型晶体管的源极，第二极为N型晶体管的漏极，栅极输入高电平时，源漏极导通，P型相反。可以想到的是采用P型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本发明实施例的保护范围内的。
[0061 ] 实施例一
[0062]图1为本发明实施例一提供的移位寄存器的结构示意图，如图1所示，该移位寄存器包括:预充复位模块1、下拉节点控制模块2、若干个输出控制模块3和若干个输出复位模块4，输出复位模块4与输出控制模块3—一对应，预充复位模块1、下拉节点控制模块2和各输出控制模块3连接于上拉节点HJ，输出控制模块3和各输出复位模块4连接于下拉节点H)。
[0063]其中，预充复位模块I用于在预充信号输入端INPUT所输入的预充信号和复位信号输入端RESET所输入的复位信号的控制下，对上拉节点PU进行预充电处理或复位。
[0064 ]下拉节点控制模块2用于在上拉节点的电位的控制下，对下拉节点PD的电位进行控制。
[0065]每个输出控制模块3均连接至对应的时钟控制信号线CLK1/CLK2和信号输出端0UT1/0UT2，用于在上拉节点的电位的控制下，将对应的时钟控制信号线CLK1/CLK2中的时钟控制信号发送至对应的信号输出端0UT1/0UT2，以供信号输出端0UT1/0UT2输出扫描信号。
[0066]各输出复位模块4用于在下拉节点ro的电位的控制下，对对应的输出控制模块3所连接的信号输出端0UT1/0UT2进行复位。
[0067]为便于本领域技术人员对本发明技术方案的理解，下面将对图1所示移位寄存器的驱动过程进行详细描述。其中，该移位寄存器的驱动过程包括如下三个阶段:
[0068]预充阶段，预充复位模块I在预充信号输入端INPUT所输入的预充信号的控制下对上拉节点进行预充电处理，下拉节点控制模块2在上拉节点PU的电位的控制下将下拉节点H)的电位下拉，此时输出复位模块RESET不工作。
[0069]输出阶段，各输出控制模块3在上拉节点PU的电位的控制下将对应的时钟控制信号线CLKl /CLK2中的时钟控制信号发送至对应的信号输出端OUT I/0UT2，以供信号输出端0UT1/0UT2输出扫描信号。
[0070]在本实施例中，为实现与该移位寄存器连接的各栅线能够被逐条依次驱动，则需使得各输出控制模块3所连接的时钟控制信号线0UT1/0UT2中的时钟控制信号处于有效电压(驱动电压)的时间依次错开，此时该移位寄存器的各信号输出端OUT 1/0UT2将依次输出驱动电压。
[0071]复位阶段，预充复位模块4在复位信号输入端RESET所输入的复位信号的控制下对上拉节点PU进行复位，下拉节点控制模块2在上拉节点PU的电位的控制下将下拉节点PD的电位上拉，各输出复位模块4在下拉节点PD的电位的控制下对对应的输出控制模块3所连接的信号输出端0UT1/0UT2进行复位，从而可有效避免移位寄存器的误输出。
[0072]在本实施例中，由于该移位寄存器可包括多个输出控制模块3和多个输出复位模块4(附图中仅示例性的给出了画出了两个输出控制模块3和两个输出复位模块4)，同时具有对应的多个信号输出端0UT1/0UT2(附图中仅示例性的给出了画出了两个信号输出端)，可以理解的是，每个信号输出端0UT1/0UT2是为一根栅线提供栅极驱动信号的，因此该移位寄存器可以为多根栅线提供栅极驱动信号。在显示面板中栅线的数量一定的情况下，相较于现有技术，本发明的技术方案可有效减小移位寄存器的数量，即栅极驱动电路所占用的空间可相对减小，有利于窄边框的实现。
[0073]实施例二
[0074]图2为本发明实施例二提供的移位寄存器的电路示意图，如图2所示，图2所示的电路图为图1所示结构图的具体化，在本实施例中，将以输出控制模块31/32和输出复位模块41/42的数量均为两个为例，进行示例性描述。
[0075]本实施例中，可选地，每个输出控制模块31、32均包括一个第七晶体管M7/M7’和一个电容C1/C1’；第七晶体管M7/M7’的控制极与上拉节点PU连接，第一极与对应的时钟控制信号线CLK1/CLK2连接，第二极与对应的信号输出端0UT1/0UT2连接；电容C1/C1’的第一端与上拉节点PU连接，第二端与第七晶体管M7/M7’的第二极连接。
[0076]可选地，每个输出复位模块41、42均包括一个第八晶体管M8;第八晶体管M8的控制极与下拉节点H)连接，第一极与对应的输出控制模块31/32所连接的信号输出端0UT1/0UT2连接，第二极与第一电源端VGL2连接。
[0077]可选地，预充复位模块包括:预充单元11和复位单元12；预充单元11用于在预充信号输入端INPUT所输入的预充信号的控制下对上拉节点PU进行预充电；复位单元用于在复位信号输入端RESET所输入的复位信号的控制下对上拉节点PU的电位进行复位。
[0078]进一步地，预充单元11包括:第一晶体管Ml;第一晶体管Ml的控制极与预充信号输入端INPUT连接，第一极与第三电源端VDD连接，第二极与上拉节点PU连接。
[0079]复位单元12包括:第二晶体管M2;第二晶体管M2的控制极与复位信号输入端RESET连接，第一极与上拉节点PU连接，第二极与第四电源端VSS连接。
[0080]可选地，下拉节点控制模块包括:下拉节点上拉单元21和下拉节点下拉单元22;下拉节点上拉单元21用于在上拉节点PU的电位的控制下将下拉节点F1D的电位上拉;下拉节点下拉单元22用于在上拉节点PU的电位的控制下将下拉节点F1D的电位下拉。
[0081 ]进一步地，下拉节点PD上拉单元21包括:第三晶体管M3、第四晶体管M4和第五晶体管M5;其中，第三晶体管M3的控制极与第五电源端VCH连接，第一极与第五电源端VCH连接，第二极与第四晶体管M4的控制极和第五晶体管M5的第一极均连接;第四晶体管M4的第一极与第五电源端VCH连接，第二极与下拉节点H)连接;第五晶体管M5的控制极与上拉节点HJ连接，第二极与第二电源端VGLl连接；
[0082]下拉节点下拉单元22包括:第六晶体管M6;第六晶体管M6的控制极与上拉节点PU连接，第一极与下拉节点H)连接，第二极与第二电源端VGLI连接。
[0083]为便于本领域技术人员对本发明技术方案的理解，下面将结合附图来对图2所示移位寄存器的驱动过程进行详细描述。其中，假定第一电源端VGL2提供低电平电压，第二电源端VGLl提供低电平电压，第三电源端VDD提供高电平电压，第四电源端VSS提供低电平电压，第五电源端VCH提供高电平电压，时钟控制信号处于高电平时对应为驱动电压。
[0084]为方便描述，两个输出控制模块分别称为第一输出控制模块31和第二输出控制模块32，对应的两个输出复位模块分别称为第一输出复位模块41和第二输出复位模块42，对应的两条时钟控制信号线分别称为第一时钟控制信号线CLKl和第二时钟控制信号线CLK2。
[0085]图3为图2所示移位寄存器的工作时序图，如图3所示，该移位寄存器的驱动过程包括如下三个阶段:
[0086]预充阶段(阶段一)，预充信号输入端INPUT所输入的预充信号处于高电平，复位信号输入端RESET所输入的复位信号处于低电平，第一时钟控制信号线CLKl中的第一时钟控制信号处于低电平，第二时钟控制信号线CLK2中的第二时钟控制信号处于低电平。
[0087]由于预充信号处于高电平，复位信号处于低电平，则第一晶体管Ml导通，第二晶体管M2截止，第三电源端VDD通过第一晶体管Ml向上拉节点PU进行预充电，以使得的上拉节点PU处于高电平电位。
[0088]由于上拉节点PU处于高电平电位，因此第一输出控制模块31和第二输出控制模块32内的第七晶体管M7/M7’均会导通，电容Cl两端存储电荷。又由于第一时钟控制信号处于低电平和第二时钟控制信号均处于低电平，因此，第一信号输出端OUTl和第二信号输出端0UT2均端输出低电平信号。
[0089]在上拉节点PU的电位上升，第六晶体管M6逐步导通，第二电源端VGLl通过第六晶体管M6向下拉节点H)充电，由于第二电源端VGLI输出的为低电平电压，则下拉节点PD的电位下降。此时，第一输出复位模块41和第二输出复位模块42中的第八晶体管M8/M8 ’均处于截止状态。
[0090]输出预充阶段(阶段二和阶段三)。预充信号输入端INPUT所输入的预充信号处于高电平，复位信号输入端RESET所输入的复位信号处于低电平。
[0091]在阶段二中，第一时钟控制信号线CLKl中的第一时钟控制信号跳变至高电平，第二时钟控制信号线CLK2中的第二时钟控制信号维持低电平。
[0092]由于预充信号和复位信号均处于低电平，则第一晶体管Ml和第二晶体管M2均截止，上拉节点PU处于浮接状态(floating)。
[0093]由于第一时钟控制信号由低电平跳变至高电平，位于第一输出控制模块31中的电容Cl为维持其自身两端电压差不变，电容Cl产生自举效应，上拉节点PU的电位会产生被提升至更高的电位，第一输出控制模块31和第二输出控制模块32内的第七晶体管M7/M7’均会持续导通。又由于第一时钟控制信号处于高电平，第二时钟控制信号处于低电平，则第一信号输出端OUTl会输出高电平信号，第二信号输出端0UT2会持续输出低电平信号。此时，与第一信号输出端OUTl连接的栅线中加载有驱动电压。
[0094]在阶段三中，第一时钟控制信号线CLKl中的第一时钟控制信号跳变至低电平，第二时钟控制信号线CLK2中的第二时钟控制信号跳变至高电平。
[0095]由于上拉节点PU维持高电平电位，则第一输出控制模块31和第二输出控制模块32内的第七晶体管M7/M7’均会持续导通。又由于第一时钟控制信号处于低电平，第二时钟控制信号处于高电平，则第一信号输出端OUTl会输出低电平信号，第二信号输出端0UT2会持续输出高电平信号。此时，与第二信号输出端0UT2连接的栅线中加载有驱动电压。
[0096]复位阶段(阶段四)。预充信号输入端INPUT所输入的预充信号处于低电平，复位信号输入端RESET所输入的复位信号处于高电平，第一时钟控制信号线CLKl中的第一时钟控制信号处于低电平，第二时钟控制信号线CLK2中的第二时钟控制信号处于低电平。
[0097]由于预充信号处于低电平，复位信号处于高电平，则第一晶体管Ml处于截止，第二晶体管M2导通，第四电源端VSS通过第二晶体管M2向上拉节点PU进行充电，由于第四电源端VSS输出低电平，则上拉节点PU处于低电平电位，上拉节点PU完成复位，第一输出控制模块31和第二输出控制模块32内的第七晶体管M7/M7 ’均截止。
[0098]与此同时，由于上拉节点PU处于低电平电位，则第五晶体管M5和第六晶体管M6也截止，第五电源端VCH输出的高电平电压通过第三晶体管M3输出至第四晶体管M4的控制极，第四晶体管M4导通，第五电源端VCH通过第四晶体管M4对下拉节点H)进行充电，由于第五电源端VCH输出高电平，则下拉节点H)处于高电平电位。
[0099]由于下拉节点PD处于高电平电位，则第一输出复位模块41和第二输出复位模块42中的第八晶体管M8/M8导通，第一信号输出端OUTl和第二信号输出端0UT2均与第一电源端VGL2导通，第一信号输出端OUTl和第二信号输出端0UT2均输出低电平信号。
[0100]在后续过程中，只要预充信号输入端INPUT所输入的预充信号处于低电平，则上拉节点PU的电位会持续处于低电平，第七晶体管M7会持续处于截止状态，第一信号输出端OUTl和第二信号输出端0UT2均持续输出低电平信号。
[0101]需要说明的是，本领域技术人员应该容易想到的是，在本实施例中可设置多个输出控制模块和多个输出复位模块，且为每个输出控制模块配置相应的时钟控制信号线，各时钟控制信号线中的时钟控制信号处于有效电压的时间依次错开，从而可实现一个移位寄存器依次驱动多条栅线。
[0102]本实施例中，优选地，该移位寄存器还包括:降噪模块5，降噪模块5与下拉节点PD和上拉节点PU连接，用于在下拉节点的电位的控制下对上拉节点PU进行降噪处理。
[0103]进一步地，降噪单元包括:第九晶体管M9，第九晶体管M9的控制极与下拉节点H)连接，第一极与上拉节点HJ连接，第二极与第二电源端VGLl连接。
[0104]在复位阶段以及后续过程中，由于下拉节点PD处于高电平电位，则第九晶体管M9导通，第二电源端VGLi与下拉节点ro导通，以对下拉节点ro进行降噪处理，以防止误输出。
[0105]实施例三
[0106]图4为本发明实施例三提供的移位寄存器的驱动方法的流程图，如图4所示，其中，该移位寄存器可采用上述实施例一或实施例二中的移位寄存器，该驱动方法包括:
[0107]步骤101、预充复位模块在预充信号输入端所输入的预充信号的控制下对上拉节点进行预充电处理，下拉节点控制模块在上拉节点的电位的控制下将下拉节点的电位下拉；
[0108]步骤102、各输出控制模块在上拉节点的电位的控制下，将对应的时钟控制信号线中的时钟控制信号发送至对应的信号输出端，以供信号输出端输出扫描信号；
[0109]步骤103、预充复位模块在复位信号输入端所输入的复位信号的控制下对上拉节点进行复位，下拉节点控制模块在上拉节点的电位的控制下将下拉节点的电位上拉，各输出复位模块在下拉节点的电位的控制下对对应的输出控制模块所连接的信号输出端进行复位。
[0110]对于上述步骤101?步骤103的具体描述，可参见前述实施例一和实施例二中相应内容，此处不再赘述。
[0111]实施例四
[0112]图5为本发明实施例四提供的栅极驱动电路的结构示意图，如图5所示，该栅极驱动电路包括:若干个级连的移位寄存器SR_1/SR_2/SR_3/SR_4......其中，该移位寄存器可米用上述实施例一或实施例二中的移位寄存器，每一级移位寄存器中的最后一个输出扫描信号的信号输出端0UT2(附图中仅示例性画出了移位寄存器包含两个信号输出端，且信号输出端0UT2最后一个输出扫描信号)，与后一级移位寄存器的预充信号输入端INPUT连接；每一级移位寄存器中的第一个输出扫描信号OUTl的信号输出端，与前一级移位寄存器的复位信号输入端RESET连接。
[0113]最为本实施中的一种可选方案，每一级移位寄存器中的输出控制模块的数量均为两个，且分别为第一输出控制模块和第二输出控制模块;位于奇数级的各移位寄存器SR_1/SR_3.....中的第一输出控制模块均连接至第一时钟控制信号线CLKl，位于奇数级的各移位寄存器SR_1/SR_3……中的第二输出控制模块均连接至第二时钟控制信号线CLK2，位于偶数级的各移位寄存器SR_2/SR_4.....中的第一输出控制模块均连接至第三时钟控制信号线CLK3;位于偶数级的各移位寄存器SR_2/SR_4……中的第二输出控制模块均连接至第四时钟控制信号线CLK4。
[0114]图6为本发明中栅极驱动电路中的四条钟控制信号线的时序图，如图6所示，第一时钟控制信号线CLKl、第二时钟控制信号线CLK2、第三时钟控制信号线CLK3和第四时钟控制信号线CLK4中的时钟控制信号的周期相同，且各时钟控制信号在一个周期内处于有效电位的时长为周期的四分之一，第一时钟控制信号线CLK1、第二时钟控制信号线CLK2、第三时钟控制信号线CLK3和第四时钟控制信号线CLK4中的时钟控制信号处于有效电位(图中高电平为有效电位)的时间依次错开，此时显示面板上的各条栅线GATE1/GATE2/GATE3/GATE4……可被逐条依次加载驱动电压。
[0115]由上述内容可见，本实施例提供的栅极驱动电路仅需配置四条时钟控制信号线，即可满足栅极驱动电路内全部移位寄存器的工作需求，从而有效减小了栅极驱动电路的占用空间，有利于窄边框的实现。
[0116]实施例五
[0117]本发明实施例提供了一种显示装置，包括:栅极驱动电路，该栅极驱动电路采用上述实施例四中的栅极驱动电路，具体内容可参见上述实施例四中相应内容，此处不再赘述。
[0118]可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
【主权项】
1.一种移位寄存器，其特征在于，包括:预充复位模块、下拉节点控制模块、若干个输出控制模块和与所述输出控制模块一一对应的若干个输出复位模块;所述预充复位模块、所述下拉节点控制模块和各所述输出控制模块连接于上拉节点，所述输出控制模块和各所述输出复位模块连接于下拉节点； 所述预充复位模块，用于在预充信号输入端所输入的预充信号和复位信号输入端所输入的复位信号的控制下，对所述上拉节点进行预充电处理或复位； 所述下拉节点控制模块，用于在所述上拉节点的电位的控制下，对所述下拉节点的电位进行控制； 每个所述输出控制模块均连接至对应的时钟控制信号线和信号输出端，用于在所述上拉节点的电位的控制下，将对应的所述时钟控制信号线中的时钟控制信号发送至对应的信号输出端，以供所述信号输出端输出扫描信号； 每个所述输出复位模块，用于在下拉节点的电位的控制下，对对应的所述输出控制模块所连接的所述信号输出端进行复位。2.根据权利要求1所述的移位寄存器，其特征在于，每个所述输出控制模块均包括一个第七晶体管和一个电容； 所述第七晶体管的控制极与所述上拉节点连接，第一极与对应的所述时钟控制信号线连接，第二极与对应的所述信号输出端连接； 所述电容的第一端与所述上拉节点连接，第二端与所述第七晶体管的第二极连接。3.根据权利要求1所述的移位寄存器，其特征在于，每个所述输出复位模块均包括一个第八晶体管； 所述第八晶体管的控制极与所述下拉节点连接，第一极与对应的所述输出控制模块所连接的所述信号输出端连接，第二极与第一电源端连接。4.根据权利要求1所述的移位寄存器，其特征在于，还包括:降噪模块，所述降噪模块与所述下拉节点和所述上拉节点连接，用于在所述下拉节点的电位的控制下对所述上拉节点进行降噪处理。5.根据权利要求4所述的移位寄存器，其特征在于，所述降噪单元包括:第九晶体管； 所述第九晶体管的控制极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与第二电源端连接。6.根据权利要求1所述的移位寄存器，其特征在于，所述预充复位模块包括:预充单元和复位单元； 所述预充单元，用于在预充信号输入端所输入的预充信号的控制下对所述上拉节点进行预充电； 所述复位单元，用于在复位信号输入端所输入的复位信号的控制下对所述上拉节点的电位进行复位； 所述预充单元包括:第一晶体管； 所述第一晶体管的控制极与所述预充信号输入端连接，第一极与第三电源端连接，第二极与上拉节点连接； 所述复位单元包括:第二晶体管； 所述第二晶体管的控制极与所述复位信号输入端连接，第一极与所述上拉节点连接，第二极与第四电源端连接。7.根据权利要求1所述的移位寄存器，其特征在于，所述下拉节点控制模块包括:下拉节点上拉单元和下拉节点下拉单元； 所述下拉节点上拉单元，用于在所述上拉节点的电位的控制下将下拉节点的电位上拉； 所述下拉节点下拉单元，用于在所述上拉节点的电位的控制下将下拉节点的电位下拉； 所述下拉节点上拉单元包括:第三晶体管、第四晶体管和第五晶体管； 所述第三晶体管的控制极与第五电源端连接，第一极与所述第五电源端连接，第二极与所述第四晶体管的控制极和所述第五晶体管的第一极均连接； 所述第四晶体管的第一极与所述第五电源端连接，第二极与所述下拉节点连接； 所述第五晶体管的控制极与所述上拉节点连接，第二极与第二电源端连接； 所述下拉节点下拉单元包括:第六晶体管； 所述第六晶体管的控制极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第二电源端连接。8.根据权利要求1-7中任一所述的移位寄存器，其特征在于，所述输出控制模块和所述输出复位模块的数量均为两个。9.一种栅极驱动电路，其特征在于，包括:若干个级连的移位寄存器，所述移位寄存器采用上述权利要求1至8中任意一项的所述移位寄存器； 每一级所述移位寄存器中的最后一个输出扫描信号的所述信号输出端，与后一级所述移位寄存器的预充信号输入端连接； 每一级所述移位寄存器中的第一个输出扫描信号的所述信号输出端，与前一级所述移位寄存器的复位信号输入端连接。10.根据权利要求9所述的栅极驱动电路，其特征在于，每一级所述移位寄存器中的所述输出控制模块的数量均为两个，且分别为第一输出控制模块和第二输出控制模块； 位于奇数级的各所述移位寄存器中的所述第一输出控制模块均连接至第一时钟控制信号线； 位于奇数级的各所述移位寄存器中的所述第二输出控制模块均连接至第二时钟控制信号线； 位于偶数级的各所述移位寄存器中的所述第一输出控制模块均连接至第三时钟控制信号线； 位于偶数级的各所述移位寄存器中的所述第二输出控制模块均连接至第四时钟控制信号线； 所述第一时钟控制信号线、所述第二时钟控制信号线、所述第三时钟控制信号线和所述第四时钟控制信号线中的时钟控制信号的周期相同，且各时钟控制信号在一个周期内处于有效电位的时长为周期的四分之一； 所述第一时钟控制信号线、所述第二时钟控制信号线、所述第三时钟控制信号线和所述第四时钟控制信号线中的所述时钟控制信号处于有效电位的时间依次错开。11.一种显示装置，其特征在于，包括:如上述权利要求9或10中任一所述的栅极驱动电 路。12.—种移位寄存器的驱动方法，其特征在于，所述移位寄存器采用上述权利要求1-8中任一所述的移位寄存器，所述驱动方法包括: 所述预充复位模块在预充信号输入端所输入的预充信号的控制下对所述上拉节点进行预充电处理，所述下拉节点控制模块在所述上拉节点的电位的控制下将所述下拉节点的电位下拉； 各所述输出控制模块在所述上拉节点的电位的控制下，将对应的所述时钟控制信号线中的时钟控制信号发送至对应的所述信号输出端，以供所述信号输出端输出扫描信号；所述预充复位模块在复位信号输入端所输入的复位信号的控制下对所述上拉节点进行复位，所述下拉节点控制模块在所述上拉节点的电位的控制下将所述下拉节点的电位上拉，各所述输出复位模块在下拉节点的电位的控制下对对应的所述输出控制模块所连接的所述信号输出端进行复位。
【文档编号】G11C19/28GK106023943SQ201610624888
【公开日】2016年10月12日
【申请日】2016年8月2日
【发明人】李金钰, 马磊
【申请人】京东方科技集团股份有限公司, 北京京东方光电科技有限公司