一种移位寄存器、栅极集成驱动电路及显示装置的制造方法

文档序号:10657665
一种移位寄存器、栅极集成驱动电路及显示装置的制造方法
【专利摘要】本发明公开了一种移位寄存器、栅极集成驱动电路及显示装置,在移位寄存器处理电路的输出端和移位寄存器的输出端之间增加了控制模块,由于控制信号端输入的有效控制信号与栅线扫描信号时序部分重叠,且有效控制信号晚于移位寄存器处理电路的输出端输出的栅线扫描信号,因此在控制信号端输入有效控制信号时,控制模块可以控制将移位寄存器处理电路的输出端输出的栅线扫描信号输出至移位寄存器的输出端,使移位寄存器的输出端最终输出的信号晚于栅线扫描信号,保证相邻两个移位寄存器的输出端向连接的栅线最终输出的信号之间具有一定的时间间隔,从而避免相邻行栅线之间的信号串扰现象。
【专利说明】
一种移位寄存器、栅极集成驱动电路及显示装置
技术领域
[0001]本发明涉及显示技术领域,尤指一种移位寄存器、栅极集成驱动电路及显示装置。
【背景技术】
[0002]随着液晶显示面板的非显示区域设计越来越窄,传统的液晶显示面板的驱动架构已经不能够满足目前的需求,因此,G0A(Gate on array)技术应运而生,它是一种将栅极驱动电路集成于TFT基板上的技术,通过栅极驱动电路向像素区域的各个薄膜晶体管的栅极提供栅极驱动信号,因此与传统的液晶显示面板的驱动技术相比,不仅节省了栅极驱动电路的焊接(bonding)区域以及扇出(f an-out)布线空间,同时实现了窄边框的设计,为越来越窄的非显示区域的设计提供了可能。
[0003]然而,随着显示面板的大尺寸设计,产生了另外一个问题,即相邻的栅线与栅线之间的串扰现象。这是由于随着显示面板尺寸的增加,使得面板上的栅线走线变长,当栅极信号由栅线的输入端的近端传输至远端时,受到栅线电阻,以及栅线与源线交叠电容的影响,造成在远端接收到的栅极信号的上升沿和下降沿均有一段时间的延迟,如图1所示,从而产生相邻的栅线之间栅极信号的串扰现象,造成画面的失真。
[0004]目前,为了解决这一问题,通常采用双边驱动的方式,即在栅线的两端分别设置GOA单元,栅线在两端GOA单元的共同驱动下虽然可以减小串扰现象,但双边驱动的方式需要增加一倍的GOA单元,会导致非显示区域尺寸的增加,不利于窄边框的设计,同时又增加了成本。
[0005]因此,基于以上考虑,如何确保在不改变GOA单元数量的前提下,解决相邻栅线之间的串扰现象,是目前本领域技术人员亟待解决的技术问题。

【发明内容】

[0006]本发明实施例提供一种移位寄存器、栅极集成驱动电路及显示装置,用以实现在确保移位寄存器数量不变的情况下,避免相邻两个移位寄存器输出端输出的栅线扫描信号在连接的栅线之间的信号串扰现象。
[0007]本发明实施例提供的一种移位寄存器,包括移位寄存器处理电路;还包括:控制模块;其中,
[0008]所述控制模块的第一端与所述移位寄存器处理电路的输出端相连,第二端与所述移位寄存器的输出端相连,第三端与控制信号端相连;所述控制模块用于在所述控制信号端的控制下,将所述移位寄存器处理电路的输出端输出的栅线扫描信号输出至所述移位寄存器的输出端;所述控制信号端的有效控制信号与栅线扫描信号时序部分重叠,且有效控制信号晚于栅线扫描信号。
[0009]在一种可能的实施方式中,在本发明实施例提供的上述移位寄存器中,所述控制模块,包括:第一薄膜晶体管;其中,
[0010]所述第一薄膜晶体管的栅极与所述控制信号端相连,源极与所述移位寄存器处理电路的输出端相连,漏极与所述移位寄存器的输出端相连。
[0011]在一种可能的实施方式中,本发明实施例提供的一种移位寄存器,还包括:滤波模块;其中,
[0012]所述滤波模块连接于所述移位寄存器处理电路的输出端与所述控制模块的第一端之间,所述滤波模块用于将所述移位寄存器处理电路的输出端输出的栅线扫描信号进行噪声消除处理后输出至所述控制模块的第一端。
[0013]在一种可能的实施方式中,在本发明实施例提供的一移位寄存器中,所述滤波模块包括:第二薄膜晶体管;其中,
[0014]所述第二薄膜晶体管的栅极和源极分别与所述移位寄存器处理电路的输出端相连,漏极与所述控制模块的第一端相连。
[0015]在一种可能的实施方式中,本发明实施例提供的一种移位寄存器,还包括:第一复位模块;其中,
[0016]所述第一复位模块的第一端与所述移位寄存器的输出端相连,第二端与参考信号端相连,第三端与复位信号端相连,所述复位信号端与下一级移位寄存器中移位寄存器处理电路的输出端相连;所述第一复位模块用于在所述复位信号端输入复位信号时,将所述参考信号端的参考信号提供给所述移位寄存器的输出端。
[0017]在一种可能的实施方式中,在本发明实施例提供的上述移位寄存器中,所述第一复位模块包括:第三薄膜晶体管;其中,
[0018]所述第三薄膜晶体管的栅极与所述复位信号端相连,源极与所述参考信号端相连,漏极与所述移位寄存器的输出端相连。
[0019]在一种可能的实施方式中,本发明实施例提供的一种移位寄存器,所述移位寄存器处理电路,包括:输入模块,输出模块,第二复位模块,以及下拉控制模块;其中,
[0020]所述输入模块的第一端与信号输入端相连,第二端与第一节点相连,所述信号输入端与上一级移位寄存器中移位寄存器处理电路的输出端相连;所述输入模块用于在所述信号输入端输入有效脉冲信号时,控制所述第一节点的电位为第一电位;
[0021]所述输出模块的第一端与第一时钟信号端相连,第二端与所述第一节点相连,第三端与所述移位寄存器处理电路的输出端相连;所述输出模块用于在所述第一节点为第一电位时,将所述第一时钟信号端的时钟信号提供给所述移位寄存器处理电路的输出端;
[0022]所述第二复位模块的第一端与参考信号端相连,第二端与复位信号端相连,第三端与所述第一节点相连,第四端与所述移位寄存器处理电路的输出端相连,所述复位信号端与下一级移位寄存器中移位寄存器处理电路的输出端相连;所述第二复位模块用于在所述复位信号端输入复位信号时,将所述参考信号端的参考信号提供给所述第一节点和所述移位寄存器处理电路的输出端;
[0023]所述下拉控制模块的第一端与第二时钟信号端相连,第二端与所述参考信号端相连,第三端与所述第一节点相连,第四端与所述信号输出端相连;所述下拉控制模块用于在所述第二时钟信号端输入时钟信号时,将所述参考信号端的参考信号分别提供给所述第一节点和所述移位寄存器处理电路的输出端;
[0024]所述有效脉冲信号和所述时钟信号为高电平信号,所述参考信号为低电平信号;或,所述有效脉冲信号和所述时钟信号为低电平信号,所述参考信号为高电平信号;所述第一时钟信号端和所述第二时钟信号端交替输入所述时钟信号。
[0025]在一种可能的实施方式中,在本发明实施例提供的上述移位寄存器中,所述移位寄存器处理电路,还包括:下拉模块;其中,
[0026]所述下拉模块的第一端与所述第二时钟信号端相连,第二端与所述第一节点相连,第三端与所述信号输入端相连,第四端与所述参考信号端相连,第五端与所述移位寄存器处理电路的输出端相连;所述下拉模块用于在所述第二时钟信号端输入时钟信号时,将所述参考信号端的参考信号提供给所述移位寄存器处理电路的输出端,并将所述信号输入端与所述第一节点导通。
[0027]本发明实施例提供的一种栅极集成驱动电路,包括级联的多个本发明实施例提供的移位寄存器;其中,除首级移位寄存器和末级移位寄存器之外,其余每级移位寄存器中移位寄存器处理电路的输出端均向下一级移位寄存器的信号输入端输入有效脉冲信号,并向上一级移位寄存器的复位信号端输入复位信号;首级移位寄存器中移位寄存器处理电路的输出端向第二级移位寄存器的输入端输入有效脉冲信号;末级移位寄存器中移位寄存器处理电路的输出端向上一级移位寄存器的复位信号端输入复位信号。
[0028]本发明实施例还提供了一种显示装置,包括本发明实施例提供的栅极集成驱动电路。
[0029]本发明实施例的有益效果包括:
[0030]本发明实施例提供的一种移位寄存器、栅极集成驱动电路及显示装置,在移位寄存器处理电路的输出端和移位寄存器的输出端之间增加了控制模块;其中,控制模块的第一端与移位寄存器处理电路的输出端相连,第二端与移位寄存器的输出端相连,第三端与控制信号端相连。由于控制信号端输入的有效控制信号与栅线扫描信号时序部分重叠,且有效控制信号晚于移位寄存器处理电路的输出端输出的栅线扫描信号,因此,在控制信号端输入有效控制信号时,控制模块可以控制将移位寄存器处理电路的输出端输出的栅线扫描信号输出至移位寄存器的输出端,使移位寄存器的输出端最终输出的信号晚于栅线扫描信号,保证相邻两个移位寄存器的输出端向连接的栅线最终输出的信号之间具有一定的时间间隔,从而避免相邻行栅线之间的信号串扰现象。
【附图说明】
[0031]图1为现有技术中移位寄存器输出端输出的栅线扫描信号的充电串扰示意图;
[0032]图2a为本发明实施例提供的移位寄存器的结构示意图之一;
[0033]图2b为本发明实施例提供的移位寄存器中控制模块的具体结构示意图;
[0034]图3a为本发明实施例提供的移位寄存器的结构示意图之二;
[0035]图3b为本发明实施例提供的移位寄存器中滤波模块的具体结构示意图;
[0036]图4a为本发明实施例提供的移位寄存器的结构示意图之三;
[0037]图4b为本发明实施例提供的移位寄存器中第一复位模块的具体结构示意图;
[0038]图5a为本发明实施例提供的移位寄存器的结构示意图之四;
[0039]图5b为本发明实施例提供的移位寄存器的具体结构示意图;
[0040]图6为本发明实施例提供的移位寄存器的输入输出时序图;
[0041 ]图7为本发明实施例提供的栅极集成驱动电路的示意图。
【具体实施方式】
[0042]下面结合附图,对本发明实施例提供的移位寄存器、栅极集成驱动电路及显示装置的【具体实施方式】进行详细地说明。
[0043]本发明实施例提供的一种移位寄存器,如图2a所示,包括移位寄存器处理电路10;还包括:控制模块20;其中,
[0044]控制模块20的第一端与移位寄存器处理电路10的输出端Qn相连,第二端与移位寄存器的输出端Output相连,第三端与控制信号端TO相连;控制模块20用于在控制信号端TO的控制下,将移位寄存器处理电路1的输出端Qn输出的栅线扫描信号输出至移位寄存器的输出端Output;控制信号端TO的有效控制信号晚于栅线扫描信号。
[0045]本发明实施例提供的上述移位寄存器,在现有的移位寄存器处理电路1的输出端Qn与移位寄存器输出端Output之间增加了控制模块20,由于控制信号端TO向控制模块20输入的有效控制信号与栅线扫描信号时序部分重叠,且有效控制信号晚于移位寄存器处理电路10的输出端Qn输出的栅线扫描信号。当栅线扫描信号为高电平信号时,有效控制信号为高电平信号时,有效控制信号的上升沿晚于移位寄存器处理电路10的输出端Qn输出的栅线扫描信号的上升沿,且有效控制信号的上升沿早于栅线扫描信号的下降沿;有效控制信号为低电平信号时,有效控制信号的下降沿晚于移位寄存器处理电路10的输出端Qn输出的栅线扫描信号的上升沿,且有效控制信号的下降沿早于栅线扫描信号的下降沿。因此在控制信号端TO输入有效控制信号时,控制模块20可以控制将移位寄存器处理电路10的输出端Qn输出的栅线扫描信号输出至移位寄存器的输出端Output,使移位寄存器的输出端Output最终输出的信号晚于栅线扫描信号,保证相邻两个移位寄存器的输出端向连接的栅线最终输出的信号之间具有一定的时间间隔,从而避免相邻行栅线之间的信号串扰现象,改善因串扰造成的液晶显示器的显示画面出现异常的问题。
[0046]在具体实施时,由于相邻两个移位寄存器输出端Output最终输出的信号之间的时间间隔,即为控制信号端TO输入的有效控制信号与栅线扫描信号时序部分重叠,且有效控制信号晚于移位寄存器处理电路10的输出端Qn输出的栅线扫描信号的时间,该时间可以根据栅线的负载,即栅线的电阻和栅线与源线之间的交叠电容等,而使信号在栅线上产生的RC延时来确定。具体地,RC延时越长,需要有效控制信号晚于栅线扫描信号的时间越长。
[0047]在具体实施时,在本发明实施例提供的上述移位寄存器中,如图2b所示,控制模块20可以具体包括:第一薄膜晶体管Ml;其中,第一薄膜晶体管Ml的栅极与控制信号端TO相连,源极与移位寄存器处理电路10的输出端Qn相连,漏极与移位寄存器的输出端Output相连。具体地,在控制信号端TO输入有效控制信号时,第一薄膜晶体管Ml会处于导通状态,使移位寄存器处理电路10的输出端Qn输出的栅线扫描信号传输至移位寄存器的输出端Output0
[0048]在具体实施时,第一薄膜晶体管Ml可以为P型薄膜晶体管,也可以为N型薄膜晶体管,如图2b所示,在此不做限定。当第一薄膜晶体管Ml为P型薄膜晶体管,控制信号端TO输入的有效控制信号需要为低电平信号;当第一薄膜晶体管Ml为N型薄膜晶体管,控制信号端TO输入的有效控制信号需要为高电平信号。
[0049]以上仅是举例说明控制模块20的具体结构,在具体实施时,控制模块20的具体结构不限于本发明实施例提供的上述结构,还可以是本领域技术人员可知的其他结构,在此不作赘述。
[0050]进一步地,为了降低移位寄存器的输出端Output的噪声干扰,在本发明实施例提供的上述移位寄存器中,如图3a所示,还可以包括:滤波模块30;其中,滤波模块30连接于移位寄存器处理电路10的输出端Qn与控制模块20的第一端之间,滤波模块30用于将移位寄存器处理电路10的输出端Qn输出的栅线扫描信号进行噪声消除处理后输出至控制模块20的第一端,之后在控制模块20的控制下,将消除噪声的栅线扫描信号输出至移位寄存器的输出端 Output。
[0051]在具体实施时,在本发明实施例提供的上述移位寄存器中,如图3b所示,滤波模块30可以具体包括:第二薄膜晶体管M2;其中,第二薄膜晶体管M2的栅极和源极分别与移位寄存器处理电路10的输出端Qn相连,漏极与控制模块20的第一端相连。具体地,在移位寄存器处理电路10的输出端Qn的控制下,第二薄膜晶体管M2处于导通状态,将移位寄存器处理电路1的输出端Qn输出的栅极扫描信号去噪后传输至控制模块2 O的第一端。
[0052]在具体实施时,第二薄膜晶体管M2可以为P型薄膜晶体管,也可以为N型薄膜晶体管,如图3b所示,在此不做限定。当第二薄膜晶体管M2为P型薄膜晶体管,需要移位寄存器处理电路10的输出端Qn输出的栅线扫描信号为低电平信号;当第二薄膜晶体管M2为N型薄膜晶体管,需要移位寄存器处理电路10的输出端Qn输出的栅线扫描信号为高电平信号。
[0053]以上仅是举例说明滤波模块30的具体结构,在具体实施时,滤波模块30的具体结构不限于本发明实施例提供的上述结构,还可以是本领域技术人员可知的其他结构,在此不作赘述。
[0054]进一步地,为了保证该移位寄存器的输出端Output在不需要输出信号的时间段降低噪声的输出,本发明实施例提供的上述移位寄存器中,如图4a所示,还可以包括:第一复位模块40;其中,第一复位模块40的第一端与移位寄存器的输出端Output相连,第二端与参考信号端Vref相连,第三端与复位信号端Reset相连,复位信号端Reset—般与下一级移位寄存器中移位寄存器处理电路10的输出端Qn+Ι相连;第一复位模块40用于在复位信号端Reset输入复位信号时,将参考信号端Vref的参考信号提供给移位寄存器的输出端Output。
[0055]具体地,当移位寄存器处理电路10的输出端Qn输出的栅线扫描信号为低电平信号时,该参考信号端Vref为高电平信号端VDD;当移位寄存器处理电路10的输出端Qn输出的栅线扫描信号为高电平信号时,该参考信号端Vref为低电平信号端Vref。
[0056]在具体实施时,在本发明实施例提供的上述移位寄存器中,如图4b所示,第一复位模块40可以具体包括:第三薄膜晶体管M3;其中,第三薄膜晶体管M3的栅极与复位信号端Reset相连,源极与参考信号端Vref相连,漏极与移位寄存器的输出端Output相连。具体地,在复位信号端Reset的控制下,第三薄膜晶体管M3处于导通状态,将参考信号端Vref的参考信号输出至移位寄存器的输出端Output。
[0057]在具体实施时,第三薄膜晶体管M3可以为P型薄膜晶体管,也可以为N型薄膜晶体管,如图4b所示,在此不做限定。当第三薄膜晶体管M3为P型薄膜晶体管,复位信号端Reset输入的信号需要为低电平信号;当第三薄膜晶体管M3为N型薄膜晶体管,复位信号端Reset输入的信号需要为高电平信号。
[0058]以上仅是举例说明第一复位模块40的具体结构,在具体实施时,第一复位模块40的具体结构不限于本发明实施例提供的上述结构,还可以是本领域技术人员可知的其他结构,在此不作赘述。
[0059]进一步地,本发明实施例提供的上述移位寄存器中的移位寄存器处理电路10可以有多种实施结构,在此不做穷举。下面以图5a所示的结构为例具体说明本发明实施例提供的移位寄存器中的移位寄存器处理电路10。
[0060]具体地,在本发明实施例提供的上述移位寄存器中,如图5a所示,移位寄存器处理电路1可以具体包括:输入模块11,输出模块12,第二复位模块13,以及下拉控制模块14;其中,
[0061]输入模块12的第一端与信号输入端Input相连,第二端与第一节点PU相连,信号输入端Input与上一级移位寄存器中移位寄存器处理电路10的输出端Qn-1相连;输入模块11用于在信号输入端Input输入有效脉冲信号时,控制第一节点F1U的电位为第一电位;
[0062]输出模块12的第一端与第一时钟信号端CLK相连,第二端与第一节点PU相连,第三端与移位寄存器处理电路10的输出端Qn相连;输出模块12用于在第一节点PU为第一电位时,将第一时钟信号端CLK的时钟信号提供给移位寄存器处理电路10的输出端Qn;
[0063]第二复位模块13的第一端与参考信号端Vref相连,第二端与复位信号端Reset相连,第三端与第一节点HJ相连,第四端与移位寄存器处理电路10的输出端Qn相连,复位信号端Reset与下一级移位寄存器中移位寄存器处理电路10的输出端Qn+Ι相连;第二复位模块13用于在复位信号端Reset输入复位信号时,将参考信号端Vref的参考信号提供给第一节点I3U和移位寄存器处理电路1的输出端Qn;
[0064]下拉控制模块14的第一端与第二时钟信号端CLKB相连,第二端与参考信号端Vref相连,第三端与第一节点PU相连,第四端与移位寄存器处理电路10的信号输出端Qn相连;下拉控制模块14用于在第二时钟信号端CLKB输入时钟信号时,将参考信号端Vref的参考信号分别提供给第一节点PU和移位寄存器处理电路1的输出端Qn;
[0065]具体地,有效脉冲信号和时钟信号为高电平信号,参考信号为低电平信号;或,有效脉冲信号和时钟信号为低电平信号,参考信号为高电平信号;第一时钟信号端CLK和第二时钟信号端CLKB交替输入时钟信号。
[0066]在具体实施时,在本发明实施例提供的上述移位寄存器中,如图5b所示,输入模块11可以具体包括:第四薄膜晶体管M4;其中,第四薄膜晶体管M4的栅极和源极与移位寄存器处理电路10的信号输入端Input相连,漏极与第一节点PU相连。具体地,在移位寄存器处理电路10的信号输入端Input的控制下,第四薄膜晶体管M4处于导通状态,将移位寄存器处理电路1的信号输入端Input的有效脉冲信号输出至第一节点PU。
[0067]在具体实施时,第四薄膜晶体管M4可以为P型晶体管,也可以为N型晶体管,如图5b所示,在此不做限定。
[0068]以上仅是举例说明输入模块11的具体结构,在具体实施时,输入模块11的具体结构不限于本发明实施例提供的上述结构,还可以是本领域技术人员可知的其他结构,在此不作赘述。
[0069]在具体实施时,在本发明实施例提供的上述移位寄存器中,如图5b所示,输出模块12可以具体包括:第五薄膜晶体管M5和电容C;其中,
[0070]第五薄膜晶体管M5的栅极与第一节点PU相连,源极与第一时钟信号端CLK相连,漏极与移位寄存器处理电路1的输出端Qn相连;
[0071 ]电容C连接于第一节点PU和移位寄存器处理电路10的信号输出端Qn之间。
[0072]在具体实施时,第五薄膜晶体管M5可以为P型薄膜晶体管,也可以为N型薄膜晶体管,如图5b所示,在此不做限定。
[0073]以上仅是举例说明输出模块12的具体结构,在具体实施时,输出模块12的具体结构不限于本发明实施例提供的上述结构,还可以是本领域技术人员可知的其他结构,在此不作赘述。
[0074]在具体实施时,在本发明实施例提供的上述移位寄存器中,如图5b所示,第二复位模块13可以具体包括:第六薄膜晶体管M6和第七薄膜晶体管M7;其中,
[0075]第六薄膜晶体管M6的栅极与移位寄存器处理电路10的复位信号端Reset相连,源极与参考信号端Vref相连,漏极与第一节点PU相连;
[0076]第七薄膜晶体管M7的栅极与移位寄存器处理电路10的复位信号端Reset相连,源极与参考信号端Vref相连,漏极与移位寄存器处理电路10的信号输出端Qn相连。
[0077]在具体实施时,第六薄膜晶体管M6和第七薄膜晶体管M7可以为P型薄膜晶体管,也可以为N型薄膜晶体管,如图5b所示,在此不做限定。
[0078]以上仅是举例说明第二复位模块13的具体结构,在具体实施时,第二复位模块13的具体结构不限于本发明实施例提供的上述结构,还可以是本领域技术人员可知的其他结构,在此不作赘述。
[0079]在具体实施时,在本发明实施例提供的上述移位寄存器中,如图5b所示,下拉控制模块14可以具体包括:第八薄膜晶体管M8,第九薄膜晶体管M9,第十薄膜晶体管MlO,第十一薄膜晶体管Mll,第十二薄膜晶体管M12,第十三薄膜晶体管M13;其中,
[0080]第八薄膜晶体管M8的栅极与第三节点P相连,源极与第二时钟信号端CLKB相连,漏极与第二节点ro相连;
[0081 ]第九薄膜晶体管M9的栅极与第一节点PU相连,源极与参考信号端Vref相连,漏极与第二节点ro相连;
[0082]第十薄膜晶体管MlO的栅极与第一节点PU相连,源极与参考信号端Vref相连,漏极与第三节点P相连;
[0083]第^^一薄膜晶体管MlI的栅极和源极与第二时钟信号端CLKB相连,漏极与第三节点P相连;
[0084]第十二薄膜晶体管M12的栅极与第二节点PD相连,源极与参考信号端Vref相连,漏极与第一节点HJ相连;
[0085]第十三薄膜晶体管M13的栅极与第二节点PD相连,源极与参考信号端Vref相连,漏极与移位寄存器处理电路10的信号输出端Qn相连。
[0086]在具体实施时,第八薄膜晶体管M8、第八薄膜晶体管M9、第十薄膜晶体管M10、第十一薄膜晶体管M11、第十二薄膜晶体管M12、第十三薄膜晶体管M13可以为P型薄膜晶体管,也可以为N型薄膜晶体管,如图5b所示,在此不做限定。
[0087]以上仅是举例说明下拉控制模块14的具体结构,在具体实施时,下拉控制模块14的具体结构不限于本发明实施例提供的上述结构,还可以是本领域技术人员可知的其他结构,在此不作赘述。
[0088]具体地,在本发明实施例提供的上述移位寄存器中,如图5a所示,移位寄存器处理电路10还可以包括:下拉模块15;其中,下拉模块15的第一端与第二时钟信号端CLKB相连,第二端与第一节点PU相连,第三端与信号输入端Input相连,第四端与参考信号端Vref相连,第五端与移位寄存器处理电路10的输出端Qn相连;下拉模块15用于在第二时钟信号端CLKB输入时钟信号时,将参考信号端Vref的参考信号提供给移位寄存器处理电路10的输出端Qn,并将信号输入端Input与第一节点PU导通。
[0089]在具体实施时,在本发明实施例提供的上述移位寄存器中,如图5b所示,下拉模块15可以具体包括:第十四薄膜晶体管M14和第十五薄膜晶体管Ml 5;其中,
[0090]第十四薄膜晶体管M14的栅极与第二时钟信号端CLKB相连,源极与参考信号端Vref相连,漏极与移位寄存器处理电路10的信号输出端Qn相连;第十五薄膜晶体管M15的栅极与第二时钟信号端CLKB相连,源极与移位寄存器处理电路10的信号输入端Input相连,漏极与第一节点HJ相连。
[0091]在具体实施时,第十四薄膜晶体管M14和第十五薄膜晶体管M15可以为P型薄膜晶体管,也可以为N型薄膜晶体管,如图5b所示,在此不做限定。
[0092]以上仅是举例说明下拉模块15的具体结构,在具体实施时,下拉模块15的具体结构不限于本发明实施例提供的上述结构,还可以是本领域技术人员可知的其他结构,在此不作赘述。
[0093]下面结合图5b所示的移位寄存器和图6所示的输入输出时序图,对本发明实施例移位寄存器的工作过程作以描述,。
[0094]如图6所示,为本实施例中移位寄存器的输入输出时序图,选取T1-T6六个阶段。在下面的描述中,以I表示高电平,O表示低电平信号。
[0095]在TI阶段,Input= I,CLK = O,CLKB = I ,Reset = 0,TO = O。由于Input = I,因此第四薄膜晶体管M4打开并控制移位寄存器开始工作,移位寄存器处理电路10的信号输入端Input通过第四薄膜晶体管M4将第一节点PU拉高至高电平,并为电容C充电。因CLKB=I,第十一薄膜晶体管M11、第十四薄膜晶体管M14、第十五薄膜晶体管M15导通,同时将第八薄膜晶体管M8导通,第二节点H)被拉高至高电平,第十四薄膜晶体管M14导通将移位寄存器处理电路10的信号输出端Qn拉低至参考信号Vref。由于第一节点PU被拉高至高电平,第九薄膜晶体管M9导通将第二节点PD拉低至参考信号Vref。而在第二节点H)为高电平时,第十二薄膜晶体管M12和第十三薄膜晶体管M13导通,并将移位寄存器处理电路10的信号输出端Qn拉低至参考信号Vref。同时,由于第一节点PU为高电平,第五薄膜晶体管M5导通,又因CLK = 0,因此将移位寄存器处理电路10的信号输出端Qn拉低至低电平。然后因移位寄存器处理电路10的信号输出端Qn为低电平,使得第二薄膜晶体管M2关闭,移位寄存器的信号输出端Output输出低电平。
[0096]T2阶段,Input = I ,CLK = O,CLKB= I,Reset = 0,T0 = l。根据Tl阶段的结果,至TO =I时,因移位寄存器处理电路10的信号输出端Qn为低电平,使得第二薄膜晶体管M2关闭,因此移位寄存器的信号输出端Output仍然输出低电平。此Tl?T2阶段为该移位寄存器中电容C的充电阶段。
[0097]T3阶段,Input = O,CLK= I ,CLKB = O ,Reset = O ,TO = O0 由于Input = 0,第四薄膜晶体管M4关闭,电容C的自举作用将第一节点PU进一步拉高。由于CLKB = O,因此第^^一薄膜晶体管M11、第十四薄膜晶体管M14、第十五薄膜晶体管M15均关闭,并且因第一节点PU被拉高时第九薄膜晶体管M9和第十薄膜晶体管MlO导通,将第二节点H)拉低至参考信号Vref,因此第二节点H)保持低电平。由于CLK= I,又因第一节点PU被拉高使第五薄膜晶体管M5导通,将第一时钟信号端CLK上的高电平输出到移位寄存器处理电路10的信号输出端Qn,致使第二薄膜晶体管M2导通。但因T0 = 0,第一薄膜晶体管Ml关闭,移位寄存器的信号输出端Output输出低电平。因此T3阶段为控制阶段。
[0098]T4阶段,Input = O,CLK= I,CLKB = 0,Reset = O,TO = 10根据T3阶段的结果,至TO =I时,第一薄膜晶体管Ml导通,因此将上述移位寄存器处理电路10的信号输出端Qn的高电平传输至移位寄存器的信号输出端Output,并通过与该移位寄存器对应的第η行栅线,使液晶面板的显示区域内位于第η行栅线上的所有薄膜晶体管开启,数据线开始写入信号。因此Τ4阶段为该移位寄存器打开阶段。
[0099]Τ5阶段,Input = O,CLK = O,CLKB = I ,Reset= I,TO = O。因CLKB= I,第十一薄膜晶体管M11、第十四薄膜晶体管M14、第十五薄膜晶体管M15均导通,同时第八薄膜晶体管M8导通,第二节点H)被拉高至高电平,第十四薄膜晶体管M14导通将移位寄存器处理电路10的输出端Qn拉低至参考信号Vref。因第二节点H)被拉高至高电平,第十二薄膜晶体管M12和第十三薄膜晶体管M13导通,将第一节点PU拉低至参考信号Vref,同时将移位寄存器处理电路10的输出端Qn拉低至参考信号Vref。因第一节点PU为低电平,第五薄膜晶体管M5关闭。此时,由于移位寄存器处理电路10的输出端Qn输出低电平,第二薄膜晶体管M2关闭,又因TO = O而第一薄膜晶体管Ml关闭。然而,由于第一复位模块40的第三端,即控制端与复位信号端Reset相连,复位信号端Reset与下一级移位寄存器中移位寄存器处理电路10的输出端Qn相连,此时第三薄膜晶体管M3导通将参考信号端的参考信号Vref输出到移位寄存器的输出端Output,从而使移位寄存器的输出端Output输出低电平。第η行栅线上的所有薄膜晶体管关闭。总之,由于第十二薄膜晶体管Μ12、第十三薄膜晶体管Μ13、第十四薄膜晶体管Μ14的设置,均能使移位寄存器处理电路10的输出端Qn输出低电平,因此,当这三个薄膜晶体管中的任何一个发生损坏时,另外一个仍然能够保持移位寄存器处理电路10的输出端Qn输出低电平,起到了三保险的作用,从而有利的规避了移位寄存器的输出端Output受到其他干扰信号的影响。同时,从移位寄存器处理电路10的输出端Qn输出的信号经过控制模块20的开启和关闭,可有效的实现相邻栅线之间的间隔传输,实现延时输出。
[0?00] T6阶段,Input = O,CLK = O,CLKB= I ,Reset = I,T0 = I。根据T5阶段的结果,当其他条件不变,只有控制信号端TO升至高电平时,第一薄膜晶体管Ml导通;但因lnput = 0,CLK =O,CLKB = I,Re se t = I的作用,移位寄存器处理电路1的输出端Qn输出低电平,第二薄膜晶体管M2依然关闭,且因第三薄膜晶体管M3导通,移位寄存器的输出端Output依然输出低电平,第η行栅线上的所有薄膜晶体管保持关闭状态。
[0101]此后直至下一次的了3和了4阶段出现,8卩1即肚=0,0^=1,0^8 = 0,1^86七=0,1'0=0和TO = I,该移位寄存器先输出低电平再输出高电平,使得与相邻行栅线连接的TFT的开启有一个时间差,即TO = O阶段,TFT关闭,直至TO = I时TFT开启。因此,在控制模块20的调制下,在保证第η-1行已完全关闭的状态下第η行开启,实现了相邻行之间的延时输出,避免了串扰现象。
[0102]以上举例说明只是以图5b所示的移位寄存器来进行说明的,本发明实施例提供的移位寄存器可以通过在任何现有技术的移位寄存器的信号输出端增加控制模块实现,在此不做限定。
[0103]基于同一发明构思,本发明实施例还提供了一种栅极集成驱动电路,如图7所示,包括级联的多个移位寄存器,除首级移位寄存器和末级移位寄存器之外,其余每级移位寄存器中移位寄存器处理电路10的输出端Qn均向下一级移位寄存器的信号输入端Input输入有效脉冲信号,并向上一级移位寄存器的复位信号端Reset输入复位信号;
[0104]首级移位寄存器中移位寄存器处理电路的输出端向第二级移位寄存器的输入端输入有效脉冲信号;
[0105]末级移位寄存器中移位寄存器处理电路的输出端向上一级移位寄存器的复位信号端输入复位信号。
[0106]为了方便说明,图7中仅示出了五个移位寄存器,分别为第N-2级移位寄存器、第N-1级移位寄存器、第N级移位寄存器、第N+1级移位寄存器、第N+2级移位寄存器。其中,第N级移位寄存器处理电路10的信号输出端Qn不仅向第N+1级移位寄存器的信号输入端Input输入有效脉冲信号,同时还向第N-1级移位寄存器的复位信号端Reset输入复位信号。
[0107]—般地,第一个移位寄存器的信号输入端输入帧起始信号;第奇数个移位寄存器的时钟信号端输入系统第一时钟信号,下拉信号端输入系统第二时钟信号;第偶数个移位寄存器的时钟信号端输入系统第二时钟信号,下拉信号端输入系统第一时钟信号;第一时钟信号与第二时钟信号周期性交替。
[0108]具体地,上述栅极集成驱动电路中的每个移位寄存器的具体结构与本发明上述移位寄存器在功能和结构上均相同,重复之处不再赘述。
[0109]基于同一发明构思,本发明实施例还提供了一种显示装置,包括上述的栅极集成驱动电路,其具体实施可参见上述的栅极集成驱动电路描述,相同之处不再赘述。
[0110]本发明实施例提供的一种移位寄存器、栅极集成驱动电路及显示装置,由于在现有的移位寄存器处理电路的信号输出端与移位寄存器信号输出端之间增加了一个控制模块,在控制信号端输入有效控制信号时,有效控制信号与栅线扫描信号时序部分重叠,控制模块可以控制将移位寄存器处理电路的输出端输出的栅线扫描信号输出至移位寄存器的输出端,使移位寄存器的输出端最终输出的信号晚于栅线扫描信号,保证相邻两个移位寄存器的输出端向连接的栅线最终输出的信号之间具有一定的时间间隔,从而避免相邻行栅线之间的信号串扰现象,改善因串扰造成的液晶显示器的显示画面出现异常的问题。
[0111]显然,本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内,则本发明也意图包含这些改动和变型在内。
【主权项】
1.一种移位寄存器,包括移位寄存器处理电路;其特征在于,还包括:控制模块;其中, 所述控制模块的第一端与所述移位寄存器处理电路的输出端相连,第二端与所述移位寄存器的输出端相连,第三端与控制信号端相连;所述控制模块用于在所述控制信号端的控制下,将所述移位寄存器处理电路的输出端输出的栅线扫描信号输出至所述移位寄存器的输出端;所述控制信号端的有效控制信号与栅线扫描信号时序部分重叠,且有效控制信号晚于栅线扫描信号。2.如权利要求1所述的移位寄存器,其特征在于,所述控制模块,包括:第一薄膜晶体管;其中, 所述第一薄膜晶体管的栅极与所述控制信号端相连,源极与所述移位寄存器处理电路的输出端相连,漏极与所述移位寄存器的输出端相连。3.如权利要求1所述的移位寄存器,其特征在于,还包括:滤波模块;其中, 所述滤波模块连接于所述移位寄存器处理电路的输出端与所述控制模块的第一端之间,所述滤波模块用于将所述移位寄存器处理电路的输出端输出的栅线扫描信号进行噪声消除处理后输出至所述控制模块的第一端。4.如权利要求3所述的移位寄存器,其特征在于,所述滤波模块包括:第二薄膜晶体管;其中, 所述第二薄膜晶体管的栅极和源极分别与所述移位寄存器处理电路的输出端相连,漏极与所述控制模块的第一端相连。5.如权利要求1所述的移位寄存器,其特征在于,还包括:第一复位模块;其中, 所述第一复位模块的第一端与所述移位寄存器的输出端相连,第二端与参考信号端相连,第三端与复位信号端相连,所述复位信号端与下一级移位寄存器中移位寄存器处理电路的输出端相连;所述第一复位模块用于在所述复位信号端输入复位信号时,将所述参考信号端的参考信号提供给所述移位寄存器的输出端。6.如权利要求5所述的移位寄存器,其特征在于,所述第一复位模块包括:第三薄膜晶体管;其中, 所述第三薄膜晶体管的栅极与所述复位信号端相连,源极与所述参考信号端相连,漏极与所述移位寄存器的输出端相连。7.如权利要求1-6任一项所述的移位寄存器,其特征在于,所述移位寄存器处理电路,包括:输入模块,输出模块,第二复位模块,以及下拉控制模块;其中, 所述输入模块的第一端与信号输入端相连,第二端与第一节点相连,所述信号输入端与上一级移位寄存器中移位寄存器处理电路的输出端相连;所述输入模块用于在所述信号输入端输入有效脉冲信号时,控制所述第一节点的电位为第一电位; 所述输出模块的第一端与第一时钟信号端相连,第二端与所述第一节点相连,第三端与所述移位寄存器处理电路的输出端相连;所述输出模块用于在所述第一节点为第一电位时,将所述第一时钟信号端的时钟信号提供给所述移位寄存器处理电路的输出端; 所述第二复位模块的第一端与参考信号端相连,第二端与复位信号端相连,第三端与所述第一节点相连,第四端与所述移位寄存器处理电路的输出端相连,所述复位信号端与下一级移位寄存器中移位寄存器处理电路的输出端相连;所述第二复位模块用于在所述复位信号端输入复位信号时,将所述参考信号端的参考信号提供给所述第一节点和所述移位寄存器处理电路的输出端; 所述下拉控制模块的第一端与第二时钟信号端相连,第二端与所述参考信号端相连,第三端与所述第一节点相连,第四端与所述信号输出端相连;所述下拉控制模块用于在所述第二时钟信号端输入时钟信号时,将所述参考信号端的参考信号分别提供给所述第一节点和所述移位寄存器处理电路的输出端; 所述有效脉冲信号和所述时钟信号为高电平信号,所述参考信号为低电平信号;或,所述有效脉冲信号和所述时钟信号为低电平信号,所述参考信号为高电平信号;所述第一时钟信号端和所述第二时钟信号端交替输入所述时钟信号。8.如权利要求7所述的移位寄存器,其特征在于,所述移位寄存器处理电路,还包括:下拉模块;其中, 所述下拉模块的第一端与所述第二时钟信号端相连,第二端与所述第一节点相连,第三端与所述信号输入端相连,第四端与所述参考信号端相连,第五端与所述移位寄存器处理电路的输出端相连;所述下拉模块用于在所述第二时钟信号端输入时钟信号时,将所述参考信号端的参考信号提供给所述移位寄存器处理电路的输出端,并将所述信号输入端与所述第一节点导通。9.一种栅极集成驱动电路,其特征在于,包括级联的多个如权利要求1-8任一项所述的移位寄存器;其中, 除首级移位寄存器和末级移位寄存器之外,其余每级移位寄存器中移位寄存器处理电路的输出端均向下一级移位寄存器的信号输入端输入有效脉冲信号,并向上一级移位寄存器的复位信号端输入复位信号; 首级移位寄存器中移位寄存器处理电路的输出端向第二级移位寄存器的输入端输入有效脉冲信号; 末级移位寄存器中移位寄存器处理电路的输出端向上一级移位寄存器的复位信号端输入复位信号。10.—种显示装置,其特征在于,包括如权利要求9所述的栅极集成驱动电路。
【文档编号】G11C19/28GK106023949SQ201610665879
【公开日】2016年10月12日
【申请日】2016年8月12日
【发明人】王慧, 赵剑
【申请人】京东方科技集团股份有限公司, 合肥鑫晟光电科技有限公司
再多了解一些
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