存储装置与控制方法
【专利摘要】本发明提供一种存储装置及控制方法，所述存储装置包括信号线、存储单元阵列、及第一与第二电压调整电路。存储单元阵列划分为第一与第二区域，且包括在第一区域中的多个第一存储单元及在第二区域中的多个第二存储单元。第一与第二存储单元耦接信号线，且每一存储单元具有参考节点。第一电压调整电路用来调整第一存储单元的参考节点上的电压。第二电压调整电路用来调整第二存储单元的参考节点上的电压。第一存储单元的参考节点通过第一电压调整电路耦接地，且第二存储单元的参考节点通过第二电压调整电路耦接地。本发明提供的存储装置具有高密度的存储单元以及具有较低的功率消耗。
【专利说明】
存储装置与控制方法
技术领域
[0001]本发明有关于一种存储装置，特别是有关于一种具有低功率以及高密度设计的存储装置。【背景技术】
[0002]对于静态随机存取存储(Static Random Access Memory，SRAM)装置而言，在位线 (bit lines)上的漏电流影响了功率消耗，且更影响了读取操作时的读取范围。为了能减少在SRAM装置中位线上的漏电流，耦接每一位线的存储单元数量受限于所使用的制造程序。 举例来说，65nm以及55nm工艺则要求在每一位线親接512个存储单元，且4〇111]1以及28111]1工艺则要求在每一位线親接256个存储单元。对于28nm工艺而言，将较少数量的存储单元親接每一位线可减少在位上的漏电流。然而，较少数量的存储单元耦接SRAM的每一位线将会降低在存储单元阵列中的存储单元密度。在此情况下，SRAM装置则需要较多的位线来达到期望的存储数量，且因此需要额外的本地控制电路以及本地输入/输出电路，这将增加了 SRAM装置的面积需求。
【发明内容】
[0003]为了解决上面的SRAM的密度与漏电流之间的矛盾的技术问题，本发明特提供一种存储装置与控制方法。
[0004]本发明提供一种存储装置。此存储装置包括第一信号线、存储单元阵列、第一电压调整电路、以及第二电压调整电路。存储单元阵列划分为第一区域以及第二区域，且包括在第一区域中的多个第一存储单元以及在第二区域中的多个第二存储单元。第一存储单元以及第二存储单元耦接第一信号线，且第一存储单元与第二存储单元中的每一者具有参考节点。第一电压调整电路用来调整第一存储单元的参考节点上的电压。第二电压调整电路用来调整第二存储单元的参考节点上的电压。第一存储单元的参考节点通过第一电压调整电路耦接地，且第二存储单元的参考节点通过第二电压调整电路耦接地。
[0005]本发明另提供一种存储装置。此存储装置包括位线、第一字线、第二字线、第一存储单元、第二存储单元、第一电压调整电路、以及第二电压调整电路。第一存储单元耦接位线以及第一字线。第二存储单元耦接位线以及第二字线。第一与第二存储单元中的每一者具有参考节点。第一电压调整电路用以调整第一存储单元的参考节点上的电压。第二电压调整电路用以调整第二存储单元的参考节点上的电压。第一存储单元的参考节点通过第一电压调整电路耦接地，且第二存储单元的参考节点通过第二电压调整电路耦接地。
[0006]本发明又提供一种控制方法，用于存储装置。此存储装置包括位线以及存储单元阵列。存储单元阵列包括耦接位线的多个存储单元，且存储单元的每一者具有参考节点。此控制方法包括将存储单元阵列划分为第一区域以及第二区域；以及当存储装置正在对第一区域执行存取操作时，将在第一区域中的存储单元的参考节点上的电压调整为接地的电压电平，且将在第二区域中的存储单元的参考节点上的电压调整为参考电压电平。参考电压电平高于接地的电压电平。
[0007]本发明提供的存储装置具有高密度的存储单元以及具有较低的功率消耗。【附图说明】
[0008]图1表示根据本发明的实施例的存储装置的布局。
[0009]图2表示在图1的存储装置中的存储单元阵列的示意图。
[0010]图3表示在图1的存储装置中的电压调整电路以及耦接相同位线的存储单元的示意图。
[0011]图4表示根据本发明的实施例中图1的存储装置的电压调整电路。
[0012]图5表示根据本发明另一实施例中图1的存储装置的电压调整电路。【具体实施方式】
[0013]在说明书及权利要求书当中使用了某些词汇来称呼特定的组件。本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准贝1J。在通篇说明书及权利要求书当中所提及的“包含”是开放式的用语，故应解释成“包含但不限定于”。此外，“耦接”一词在此是包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或通过其它装置或连接手段间接地电气连接到第二装置。
[0014]图1显示根据本发明的实施例的存储装置的布局。参阅图1，存储装置1的布局被划分为数个用于不同目的的区域。举例来说，存储装置1的布局具有十二个区域。在此实施例中，存储装置1为静态随机存取存储(Static Random Access Memory，SRAM)装置。区域101 与102共同包括多个存储单元，而如图2所示，这些存储单元配置成具有M列与N行的存储单元阵列20,其中，M3 1且N3 2。换句话说，存储单元阵列20被划分为两个区域101与102。在位于区域101与102的存储单元阵列20中，配置在相同列的存储单元200耦接位线BL，且配置在相同行的存储单元200耦接字线WL。同样地，区域103与104共同包括多个存储单元，而如图2 所示，这些存储单元配置成具有M列与N行的存储单元阵列21。换句话说，存储单元阵列21被划分为两个区域103与104。在位于区域103与104的存储单元阵列21中，配置在相同列的存储单元200耦接位线BL，且配置在相同行的存储单元200耦接字线WL。如图2所示，区域101对应区域103,且区域102对应区域104。因此，在区域101与103中，配置在相同行的存储单元耦接相同的字线WL，且在区域102与104中，配置在相同行的存储单元耦接相同的字线WL。
[0015]参阅图1，在上述布局的十二个区域中，控制区域101与103的字线驱动电路配置在区域120,控制区域102与104的字线驱动电路配置在区域12中，控制存储阵列20(即在区域 101与102内的存储单元)的全局输入/输出(I/O)电路配置在区域130,控制存储阵列21(即在区域103与104内的存储单元)的全局输入/输出(I/O)电路配置在区域131，给予电压调整电路的控制电路是配置在区域140,控制存储装置1的控制电路则配置在区域150。
[0016]在此实施例中，为了减少位线的漏电流，电压调整电路配置给在区域101?104的每一者中耦接相同位线的多个存储单元。详细来说，在配置于存储单元阵列20中且耦接相同位线BL的多个存储单元之中，两个电压调整电路分别配置给在区域101中的多个存储单元以及在区域102中的多个存储单元。由于此两电压调整电路的配置，在耦接相同位线的多个存储单元之中，在区域101的多个存储单元以及在区域102的多个存储单元可以个别地耦接地。同样地，在配置存储单元阵列21中且耦接相同位线BL的多个存储单元之中，两个电压调整电路分别配置给在区域103中的多个存储单元以及在区域104中的多个存储单元。由于此两电压调整电路的配置，在耦接相同位线的多个存储单元之中，在区域103的多个存储单元以及在区域104的多个存储单元可以个别地耦接地。在下文中，将以耦接相同位线的区域 101中的两存储单元以及区域102中的两存储单元为例，来说明电压调整电路的操作。即，以在存储单元阵列20中的四个存储单元(M=2，N=4)做为例子。[〇〇17] 参阅图3，在区域101中的存储单元30与31耦接位线BL30以及反相位线BLB30，且在区域102中的存储单元32与33耦接位线BL30以及反相位线BLB30。存储单元30?33分别耦接连续的字线(显示于图2)。在另一实施例中，耦接存储单元30?33的字线非限定为连续的字线。在此实施例中，存储单元30?33的每一者为6T的SRAM存储单元。如图3所示，存储单元30 包括四个N型金属氧化物半导体(N-type metal-oxide-semiconductor，NM0S)晶体管300? 303以及两个P型金属氧化物半导体(P-type metal-oxide-semiconductor，PM0S)晶体管 304与305;存储单元31包括四个NM0S晶体管310?313以及两个PM0S晶体管314与315;存储单元32包括四个NM0S晶体管320?323以及两个PM0S晶体管324与325;存储单元33包括四个匪0S晶体管330?333以及两个PM0S晶体管334与335。图3中存储单元30?33的架构仅为示范例，不以此为限。在其他实施例中，存储单元30?33可具有其他的SRAM存储单元架构。存储单元30?33的每一者具有一参考节点来耦接对应的电压调整电路。如图3所示，在区域 101中，存储单元30具有耦接电压调整电路34的参考节点N30,且存储单元31具有耦接电压调整电路34的参考节点N31。电压调整电路34耦接于参考节点N30与N31中每一者与接地GND 之间。在区域102中，存储单元32具有耦接电压调整电路35的参考节点N32,且存储单元33具有耦接电压调整电路35的参考节点N33。电压调整电路35耦接于参考节点N32与N33中每一者与接地GND之间。换句话说，参考节点N30?N33都不是直接连接接地GND。参考节点N30与 N31通过电压调整电路34来耦接地GND，而参考节点N32与N33通过电压调整电路35来耦接地 GND。电压调整电路30与31都接收地址信号SADD，地址信号SADD指示存储装置1正在对区域 101或102执行存取操作。
[0018]当存储装置1正在对区域101中耦接位线BL30的任一个存储单元(例如存储单元 31)执行存取操作时，电压调整电路34根据地址信号SADD来将存储单元30与31的参考节点 N30与N31上的电压调整为接地GND的电压电平。在此同时，电压调整电路35根据地址信号 SADD来将存储单元32与33的参考节点N32与N33上的电压调整为参考电压电平，其中，此参考电压电平高于接地GND的电压电平。由于存储单元31的参考节点N31上的电压调整为接地 GND的电压电平，存储单元31可成功地被存取。此外，在不是由存储装置1正在存取的区域 102中，由于电压调整电路35将存储单元32与33的参考节点N32与N33上的电压调整为参考电压电平，因此，在区域102中位线BL30与接地GND之间不具有放电路径。如此一来，当存储装置正在对区域101执行存取操作时，可排除由区域102中漏电流所引起的功率消耗。
[0019]相反地，当存储装置1正在对区域102中耦接位线BL30的任一个存储单元(例如存储单元33)执行存取操作时，电压调整电路35根据地址信号SADD来将存储单元32与33的参考节点N32与N33上的电压调整为接地GND的电压电平。在此同时，电压调整电路34根据地址信号SADD来将存储单元30与32的参考节点N30与N31上的电压调整为参考电压电平。由于存储单元33的参考节点N33上的电压调整为接地GND的电压电平，存储单元33可成功地被存取。此外，在不是由存储装置1正在存取的区域101中，由于电压调整电路34将存储单元30与 31的参考节点N30与N31上的电压调整为参考电压电平，因此，在区域101中位线BL30与接地 GND之间不具有放电路径。如此一来，当存储装置正在对区域102执行存取操作时，可排除由区域101中漏电流所引起的功率消耗。
[0020]根据上述实施例，耦接位线的多个存储单元被划分归属于数个区域。当存储装置正对这些区域中的一个执行存取操作时，在其他区域中的存储单元的参考节点上的电压被调整为参考电压电平，使得在此位线通过在这些其他区域中的存储单元的漏电流是不存在的。因此，功率消耗可减少。由于功率消耗的减少，耦接相同位线的存储单元数量可不被限制于一较低数值，如此可达成在存储单元阵列20与21中的高密度存储单元。[〇〇21]图4显示根据本发明实施例的电压调整电路34与35。参阅图4,电压调整电路34与35具有相同的架构。为了清楚地显示电路调整架构34与35的架构，存储单元30?33的架构没有显示于图4中。电压调整电路34包括开关40以及偏压组件42,开关40以及偏压组件42都耦接于参考节点N30与N31的每一者与地GND之间。电压调整电路35包括开关41以及偏压组件43,开关41以及偏压组件43都耦接于参考节点N32与N33的每一者与接地GND之间。在此实施例中，开关40与41分别以匪0S晶体管T40与N41来实施，且偏压单元42与43分别以二极管 D40与D41来实施。NM0S晶体管T40的闸极接收地址信号SADD，其漏极耦接存储单元30与31的参考节点N30与N31，且其源极耦接地GND。二极管D40的阳极耦接存储单元30与31的参考节点N30与N31，且其阴极耦接地GND。NM0S晶体管T41的闸极接收地址信号SADD，其漏极耦接存储单元32与33的参考节点N32与N33,且其源极耦接地GND。二极管D41的阳极耦接存储单元 32与33的参考节点N32与N33,且其阴极耦接地GND。
[0022]参阅图3与图4,当存储装置1正在对区域101中的存储单元31执行存取操作时， 匪0S晶体管T40根据地址信号SADD而导通，使得存储单元30与31的参考节点N30与N31上的电压通过导通的NM0S晶体管T40而拉至接地GND的电压电平。在此同时，NM0S晶体管T41根据地址信号SADD而关闭，且存储单元32与33的参考节点N32与N33上的电压通过跨越二极管 D41的电压而拉至参考电压电平。[〇〇23]相反地，当存储装置1正在对区域102中的存储单元33执行存取操作时，匪0S晶体管T41根据地址信号SADD而导通，使得存储单元32与33的参考节点N32与N33上的电压通过导通的NM0S晶体管T41而拉至接地GND的电压电平。与此同时，NM0S晶体管T40根据地址信号 SADD而关闭，且存储单元30与31的参考节点N30与N31上的电压通过跨越二极管D40的电压而拉至参考电压电平。[〇〇24]在另一实施例中，偏压组件42与43以如同开关般操作的PM0S晶体管T50与T51来实现，如图5所示。PM0S晶体管T50的闸极接收地址信号SADD，其源极耦接存储单元30与31的参考节点N30与N31，且其漏极耦接电压源Vbias，其中，电压源Vbias提供具有参考电压电平的偏压电压。在此实施例中，电压源Vbias提供具有0.3V的偏压电压，S卩，参考电压电平为0.3V 的电压电平。PM0S晶体管T51的闸极接收地址信号SADD，其源极耦接存储单元32与33的参考节点N32与N33,且其漏极耦接电压源Vbias。
[0025]参阅图3以及图5,当存储装置1正在对区域101中的存储单元31执行存取操作时，匪OS晶体管T40根据地址信号SADD而导通，且PMOS晶体管T50根据地址信号SADD而关闭，使得存储单元30与31的参考节点N30与N31上的电压通过导通的匪0S晶体管T40而拉至接地 GND的电压电平。在此同时，匪0S晶体管T41根据地址信号SADD而关闭，且PM0S晶体管T51根据地址信号SADD而导通，使得存储单元32与33的参考节点N32与N33上的电压通过导通的 PM0S晶体管T51而拉至参考电压电平。[〇〇26]当存储装置1正在对区域102中的存储单元33执行存取操作时，NM0S晶体管T41根据地址信号SADD而导通，且PM0S晶体管T51根据地址信号SADD而关闭，使得存储单元32与33 的参考节点N32与N33上的电压通过导通的NM0S晶体管T41而拉至接地GND的电压电平。在此同时，NM0S晶体管T40根据地址信号SADD而关闭，且PM0S晶体管T50根据地址信号SADD而导通，使得存储单元30与31的参考节点N30与N31上的电压通过导通的PM0S晶体管T50而拉至参考电压电平。[〇〇27] 再次参阅图1以及图2,对应在存储单元阵列20中(即在区域101与102中)多个位线 BL的多个电压调整电路，例如电压调整电路34与35,都配置在介于区域101与102之间的区域110。同样地，对应在存储单元阵列21中(即在区域103与104中)多个字元线BL的多个电压调整电路都配置在介于区域103与104之间的区域111。与现有技术比较起来，电压调整电路在存储装置1中所占的面积少于现有技术所采用额外的本地控制电路以及本地输入/输出电路所占的面积。因此，存储装置1的面积可较小。
[0028]本领域中技术人员应能理解，在不脱离本发明的精神和范围的情况下，可对本发明做许多更动与改变。因此，上述本发明的范围具体应以后附的权利要求界定的范围为准。
【主权项】
1.一种存储装置，包括:第一信号线；存储单元阵列，划分为第一区域以及第二区域，且包括在所述第一区域中的多个第一 存储单元以及在所述第二区域中的多个第二存储单元，其中，所述多个第一存储单元以及 所述多个第二存储单元耦接所述第一信号线，且所述多个第一存储单元与所述多个第二存 储单元中的每一者具有参考节点；第一电压调整电路，用来调整所述多个第一存储单元的所述多个参考节点上的电压； 以及第二电压调整电路，用来调整所述多个第二存储单元的所述多个参考节点上的电压；其中，所述多个第一存储单元的所述多个参考节点通过所述第一电压调整电路耦接 地，且所述多个第二存储单元的所述多个参考节点通过所述第二电压调整电路耦接所述 地；其中，所述第一电压调整电路包括:第一开关，耦接于所述多个第一存储单元的所述多个参考节点与所述接地之间，且受 控于地址信号，其中，所述地址信号指示出所述存储装置正在对所述第一区域或所述第二 区域进行存取操作；以及第一偏压组件，耦接所述多个第一存储单元的所述多个参考节点。2.如权利要求1所述的存储装置，其特征在于，当所述存储装置正在对所述第一区域进 行存取操作时，所述第二电压调整电路将所述多个第二存储单元的所述多个参考节点上的 电压调整为参考电压电平，且所述参考电压电平高于所述接地的电压电平。3.如权利要求2所述的存储装置，其特征在于，当所述存储装置正在对所述第一区域进 行所述存取操作时，所述第一电压调整电路将所述多个第一存储单元的所述多个参考节点 上的电压调整为所述接地的电压电平。4.如权利要求1所述的存储装置，其特征在于，当所述存储装置正在对所述第一区域进 行所述存取操作时，所述第一开关根据所述地址信号而导通，以将所述多个第一存储单元 的所述多个参考节点上的电压拉至所述接地的电压电平；以及其中，当所述存储装置正在对所述第二区域进行所述存取操作时，所述第一开关根据 所述地址信号而关闭，且所述第一偏压组件将所述多个第一存储单元的所述多个参考节点 上的电压拉至参考电压电平，所述参考电压电平高于所述接地的电压电平。5.如权利要求1所述的存储装置，其特征在于，所述第一开关以N型晶体管来实施。6.如权利要求1所述的存储装置，其特征在于，所述第一偏压单元以二极管来实现，且 所述二极管具有耦接所述多个存储单元的所述多个参考节点的阳极以及具有耦接所述接 地的阴极。7.如权利要求1所述的存储装置，其特征在于，所述第一偏压组件是以第二开关来实 现，且所述第二开关耦接于所述多个存储单元的所述多个参考节点与电压源之间且受控于 所述地址信号；其中，所述电压源提供具有参考电压电平的偏压电压，且所述参考电压电平高于所述 接地的电压电平；其中，当所述存储装置正在对所述第一区域进行所述存取操作时，所述第一开关根据所述地址信号而导通以将所述多个第一存储单元的所述多个参考节点上的电压拉至所述 接地的电压电平，且所述第二开关根据所述地址信号而关闭；以及其中，当所述存储装置正在对所述第二区域进行所述存取操作时，所述第一开关根据 所述地址信号而关闭，且所述第二开关根据所述地址信号而导通以将所述多个第一存储单 元的所述多个参考节点上的电压拉至所述参考电压电平。8.如权利要求1所述的存储单元，其特征在于，所述第二电压调整电路包括:第二开关，耦接于所述多个第二存储单元的所述多个参考节点与所述接地之间，且受 控于所述地址信号；以及第二偏压组件，耦接所述第二存储单元的所述参考节点。9.如权利要求8所述的存储单元，其特征在于，当所述存储装置正在对所述第一区域进 行所述存取操作时，所述第一开关根据所述地址信号而导通以将所述多个第一存储单元的 所述多个参考节点上的电压拉至所述接地的电压电平，且所述第二偏压组件将所述多个第 二存储单元的所述多个参考节点上的电压拉至参考电压电平，所述参考电压电平高于所述 接地的电压电平；以及其中，当所述存储装置正在对所述第二区域进行所述存取操作时，所述第二开关根据 所述地址信号而导通以将所述多个第二存储单元的所述多个参考节点上的电压拉至所述 接地的电压电平，且所述第一偏压组件将所述多个第一存储单元的所述多个参考节点上的 电压拉至所述参考电压电平。10.如权利要求1所述的存储装置，其特征在于，所述多个第一与第二电压调整电路配 置在所述第一区域与所述第二区域之间。11.一种存储装置，包括:位线；第一字线以及第二字线；第一存储单元，耦接所述位线以及所述第一字线；第二存储单元，耦接所述位线以及所述第二字线，其中，所述多个第一与第二存储单元 中的每一者具有参考节点；第一电压调整电路，用以调整所述第一存储单元的所述参考节点上的电压；以及第二电压调整电路，用以调整所述第二存储单元的所述参考节点上的电压；其中，所述第一存储单元的所述参考节点通过所述第一电压调整电路耦接地，且所述 第二存储单元的所述参考节点通过所述第二电压调整电路耦接所述接地;其中，所述第一 电压调整电路包括:第一开关，耦接于所述第一存储单元的所述参考节点与所述接地之间，且受控于地址 信号，其中，所述地址信号指示出所述存储装置正在对所述第一存储单元或所述第二存储 单元进行存取操作；以及第一偏压组件，耦接所述多个第一存储单元的所述参考节点。12.如权利要求11所述的存储装置，其特征在于，当所述存储装置正在对所述第一存储 单元进行所述存取操作时，所述第一开关根据所述地址信号而导通，以将所述第一存储单 元的所述参考节点上的电压拉至所述接地的电压电平；以及其中，当所述存储装置正在对所述第二存储单元所述存取操作时，所述第一开关根据所述地址信号而关闭，且所述第一偏压组件将所述第一存储单元的所述参考节点上的电压 拉至参考电压电平，所述参考电压电平高于所述接地的电压电平。13.如权利要求11所述的存储装置，其特征在于，所述第二电压调整电路包括:第二开关，耦接于所述第二存储单元的所述参考节点与所述接地之间，且受控于所述 地址信号；以及第二偏压组件，耦接所述多个第二存储单元的所述参考节点。14.如权利要求13所述的存储单元，其特征在于，当所述存储装置正在对所述第一存储 单元进行所述存取操作时，所述第一开关根据所述地址信号而导通以将所述第一存储单元 的所述参考节点上的电压拉至所述接地的电压电平，且所述第二偏压组件将所述第二存储 单元的所述参考节点上的电压拉至参考电压电平，所述参考电压电平高于所述接地的电压 电平；以及其中，当所述存储装置正在对所述第二存储单元进行所述存取操作时，所述第二开关 根据所述地址信号而导通以将所述多个第二存储单元的所述参考节点上的电压拉至所述 接地的电压电平，且所述第一偏压组件将所述第一存储单元的所述参考节点上的电压拉至 所述参考电压电平。15.如权利要求11所述的存储装置，其特征在于，所述多个第一与第二电压调整电路配 置在所述第一存储单元与所述第二存储单元之间。
【文档编号】G11C29/02GK105957551SQ201610254847
【公开日】2016年9月21日
【申请日】2013年4月26日
【发明人】林书玄, 王嘉维
【申请人】联发科技股份有限公司