移位寄存器单元、驱动方法、栅极驱动电路和显示装置与流程

本发明涉及显示驱动技术领域，尤其涉及一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。

背景技术：

在现有技术中，当未对栅极驱动电路进行初始化的操作时，会由于电路相关节点状态未知会导致电路初始工作时，由于电容耦合作用，导致一些节点的输出电压异常，进一步导致栅极电压的误开启。由于栅极驱动电路包括的第N级移位寄存器单元(N为正整数)的上拉节点由于处于浮空状态，所以该第N级移位寄存器单元的栅极驱动信号输出端OUT_N跟随时钟信号耦合有输出信号，但是输出电平可能只有2V～3V左右，由于超过了下一级移位寄存器单元包括的输入晶体管的阈值电压电压，会导致下一级移位寄存器单元中的上拉节点的电位被拉高拉高，会导致下一级移位寄存器单元的栅极驱动信号输出端OUT_N+1误输出高电平。

技术实现要素：

本发明的主要目的在于提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置，解决现有技术中由于未对栅极驱动电路进行初始化的操作时，会由于电路相关节点状态未知会导致电路初始工作时，由于电容耦合作用，导致一些节点的输出电压异常，进一步导致栅极电压的误开启的问题。

为了达到上述目的，本发明提供了一种移位寄存器单元，包含于一栅极驱动电路中，该栅极驱动电路与一起始信号输入端连接，所述移位寄存器单元包括输入端、复位端和栅极驱动信号输出端，所述移位寄存器单元还包括：

输出模块，分别与上拉节点、下拉节点、栅极驱动信号输出端、第一时钟信号输出端和低电平输出端连接；

输出控制模块，分别与输入端、复位端、上拉节点、下拉节点和第二时钟信号输出端连接；以及，

初始化模块，与初始化控制信号输出端连接，用于在每一显示周期开始时，在所述起始信号输入端输入起始信号之前，控制所述初始化控制信号输出端输出初始化控制信号，以使得所述上拉节点的电位为第一电平，以对所述上拉节点进行放噪。

实施时，所述初始化模块包括：初始化晶体管，栅极与所述初始化控制信号输出端连接，第一极与所述上拉节点连接，第二极与第一电平输出端连接。

实施时，所述输出控制模块包括：上拉节点控制子模块，分别与输入端、复位端、上拉节点和下拉节点连接，用于当所述下拉节点的电位为第二电平时控制所述上拉节点和所述第一电平输出端连接；以及，下拉节点控制子模块，分别与所述上拉节点、所述下拉节点、第二时钟信号输出端和第一电平输出端连接；

所述初始化模块还与所述下拉节点连接，用于在每一显示周期开始时，在所述起始信号输入端输入起始信号之前，控制所述初始化控制信号输出端输出初始化控制信号，以使得所述下拉节点的电位为第二电平，从而通过所述下拉节点控制子模块控制所述下拉节点的电位为第一电平。

实施时，所述初始化模块包括：初始化晶体管，栅极与所述初始化控制信号输出端连接，第一极与所述下拉节点连接，第二极与所述初始化控制信号输出端连接。

实施时，所述下拉节点控制子模块用于当所述第二时钟信号输出端输出第二电平时控制所述下拉节点与所述第二时钟信号输出端连接，当所述上拉节点的电位为第二电平时控制所述下拉节点与所述第一电平输出端连接。

实施时，所述下拉节点控制子模块包括：

第一下拉节点控制晶体管，栅极和第一极都与所述第二时钟信号输出端连接，第二极与所述下拉节点连接；

第二下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第一电平输出端连接；以及，

下拉电容，第一端与所述下拉节点连接，第二端与所述第一电平输出端连接。

实施时，所述上拉节点控制子模块还分别与第一电平输出端和第二电平输出端连接，用于在输入阶段在所述输入端接入的输入信号的控制下控制所述上拉节点与所述第二电平输出端连接，在输出阶段控制自举拉升所述上拉节点的电位，在复位阶段在所述复位端接入的复位信号的控制下控制所述上拉节点与第一电平输出端连接。

实施时，所述上拉节点控制子模块包括：

输入晶体管，栅极与输入端连接，第一极与所述第二电平输出端连接，第二极与所述上拉节点连接；

复位晶体管，栅极与复位端连接，第一极与所述上拉节点连接，第二极与所述第一电平输出端连接；

存储电容，第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接；以及，

上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述第一电平输出端连接。

实施时，所述输出模块包括：上拉子模块，分别与上拉节点、栅极驱动信号输出端和第一时钟信号输出端连接；以及，下拉子模块，分别与下拉节点、栅极驱动信号输出端和低电平输出端连接；

所述上拉子模块包括：上拉晶体管，栅极与所述上拉节点连接，第一极与所述第一时钟信号输出端连接，第二极与所述栅极驱动信号输出端连接；

当所述上拉晶体管为n型晶体管时，所述第一电平为低电平，所述第二电平为高电平。

实施时，所述下拉子模块包括：下拉晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电平输出端连接。

本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述移位寄存器单元的驱动方法包括：

在每一显示周期开始时，在起始信号输入端输入起始信号之前，初始化模块控制初始化控制信号输出端输出初始化控制信号，以使得上拉节点的电位为第一电平，以对所述上拉节点进行放噪。

本发明还提供了一种栅极驱动电路，包括多个级联的上述的移位寄存器单元；

所述栅极驱动电路包括的第一级移位寄存器单元的输入端与起始信号输入端连接；

除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端都与相邻上一级移位寄存器单元的栅极驱动信号输出端连接；

除了最后一级移位寄存器单元之外，每一级移位寄存器单元的复位端都与相邻下一级移位寄存器单元的栅极驱动信号输出端连接。

本发明还提供了一种显示装置，包括上述的栅极驱动电路。

与现有技术相比，本发明所述的移位寄存器单元、驱动方法、栅极驱动电路和显示装置，通过初始化模块在每一显示周期(即每一帧时间)起始信号写入之前控制上拉节点的电位为第一电平(即将上拉节点的电位拉低)，以对上拉节点进行放噪，避免由于未对栅极驱动电路进行初始化的操作时，会由于电路相关节点状态未知会导致电路初始工作时，由于电容耦合作用，导致一些节点的输出电压异常，进一步导致栅极电压的误开启的问题。

附图说明

图1是本发明实施例所述的移位寄存器单元的结构图；

图2是本发明另一实施例所述的移位寄存器单元的结构图；

图3是本发明又一实施例所述的移位寄存器单元的结构图；

图4是本发明再一实施例所述的移位寄存器单元的结构图；

图5是本发明所述的移位寄存器单元的一具体实施例的电路图；

图6是本发明如图5所示的移位寄存器单元的具体实施例的工作时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一极，另一极称为第二极。在实际操作时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。

本发明实施例所述的移位寄存器单元，包含于一栅极驱动电路中，该栅极驱动电路与一起始信号输入端连接，如图1所示，所述移位寄存器单元包括输入端Input、复位端Reset和栅极驱动信号输出端OUT，所述移位寄存器单元还包括：

输出模块11，分别与上拉节点PU、下拉节点PD、栅极驱动信号输出端OUT、输出第一时钟信号CLK的第一时钟信号输出端和输出低电平VGL的低电平输出端连接；

输出控制模块12，分别与输入端Input、复位端Reset、上拉节点PU、下拉节点PD和输出第二时钟信号CLKB的第二时钟信号输出端连接；以及,

初始化模块13，与初始化控制信号输出端Init连接，用于在每一显示周期开始时，在所述起始信号输入端(图1中未示出)输入起始信号之前，控制所述初始化控制信号输出端Init、输出初始化控制信号，以使得所述上拉节点PU的电位为第一电平，以对所述上拉节点PU进行放噪。

本发明实施例所述的移位寄存器单元通过初始化模块13在每一显示周期(即每一帧时间)起始信号写入之前控制上拉节点的电位为第一电平(即将上拉节点的电位拉低)，以对上拉节点进行放噪，避免由于未对栅极驱动电路进行初始化的操作时，会由于电路相关节点状态未知会导致电路初始工作时，由于电容耦合作用，导致一些节点的输出电压异常，进一步导致栅极电压的误开启的问题。

在图1中，将初始化模块13设置为与上拉节点PU连接，直接通过初始化模块对上拉节点PU放噪，在实际操作时，所述初始化模块13也可以与下拉节点PD连接，可以在初始化控制信号的控制下先将PD的电位设置为第二电平，再通过输出控制模块12包括的上拉节点控制子模块在PD的控制下对PU进行放噪。

在具体实施时，所述栅极驱动电路包括多个级联的移位寄存器单元，在每一帧时间开始时，第一级移位寄存器单元的输入端接入所述起始信号，以启动栅极驱动电路。

在实际操作时，当PU控制的上拉晶体管为n型晶体管时，所述第一电平可以为低电平，但是随着上拉晶体管的类型的转变，所述第一电平也可以根据实际情况变为使得该上拉晶体管断开的电平。

在实际操作时，所述输入端Input与相邻上一级移位寄存器单元的栅极驱动信号输出端OUT_N-1连接，所述复位端Reset与相邻下一级移位寄存器单元的栅极驱动信号输出端OUT_N+1连接。

具体的，如图2所示，所述初始化模块13可以包括：初始化晶体管T131，栅极与所述初始化控制信号输出端Init连接，第一极与所述上拉节点PU连接，第二极与第一电平输出端V1连接。在所述初始化模块的一种具体实施例中，可以采用初始化晶体管在初始化控制信号的控制下直接控制上拉节点与第一电平输出端连接。

在如图2所示的实施例中，以T131为n型晶体管举例，此时当Init输出高电平时，T131导通，在实际操作时，T131也可以为p型晶体管，当Init输出低电平时导通，在此对T131的类型不作限定。

具体的，如图3所示，所述输出控制模块12可以包括：

上拉节点控制子模块121，分别与输入端Input、复位端Reset、上拉节点PU和下拉节点PD连接，用于当所述下拉节点的电位为第二电平时控制所述上拉节点PU和所述第一电平输出端连接；以及，

下拉节点控制子模块122，分别与所述上拉节点PU、所述下拉节点PD、输出第二时钟信号CLKB的第二时钟信号输出端和输出第一电平V1的第一电平输出端连接；

所述初始化模块13还与所述下拉节点PD连接，用于在每一显示周期开始时，在所述起始信号输入端(图3中未示出)输入起始信号之前，控制所述初始化控制信号输出端Init输出初始化控制信号，以使得所述下拉节点PD的电位为第二电平，从而通过所述下拉节点控制子模块122控制所述下拉节点PD的电位为第一电平V1。

在如图3所示的实施例中，所述初始化模块13与下拉节点PD连接，可以在初始化控制信号的控制下先将PD的电位设置为第二电平，再通过输出控制模块12包括的上拉节点控制子模块在PD的控制下对PU进行放噪。

在图3所示的实施例中，通过初始化模块13在初始化控制信号的控制下使得下拉节点PD的电位为第二电平(当PD控制的下拉晶体管为n型晶体管时，即将PD的电位拉高)，从而使得上拉节点PU的电位为第一电平(当PU控制的上拉晶体管为n型晶体管时，即将PU的电位拉低)，以对PU放噪。

具体的，如图4所示，所述初始化模块13包括：初始化晶体管T131，栅极与所述初始化控制信号输出端Init连接，第一极与所述下拉节点PD连接，第二极与所述初始化控制信号输出端Init连接。

在如图4所示的实施例中，以T131为n型晶体管举例，第一极为漏极，第二极为源极，在实际操作时，T131也可以为p型晶体管，在此对T131的类型不作限定。

本发明如图4所示的实施例在工作时，当Init输出高电平时，PD的电位被拉高，则上拉节点控制子模块121在PD的控制下使得上拉节点PU的电位为第一电平，从而对PU放噪。

具体的，所述下拉节点控制子模块用于当所述第二时钟信号输出端输出第二电平时控制所述下拉节点与所述第二时钟信号输出端连接，当所述上拉节点的电位为第二电平时控制所述下拉节点与所述第一电平输出端连接。

具体的，所述下拉节点控制子模块包括：

第一下拉节点控制晶体管，栅极和第一极都与所述第二时钟信号输出端连接，第二极与所述下拉节点连接；

第二下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第一电平输出端连接；以及，

下拉电容，第一端与所述下拉节点连接，第二端与所述第一电平输出端连接。

具体的，所述上拉节点控制子模块还分别与第一电平输出端和第二电平输出端连接，用于在输入阶段在所述输入端接入的输入信号的控制下控制所述上拉节点与所述第二电平输出端连接，在输出阶段控制自举拉升所述上拉节点的电位，在复位阶段在所述复位端接入的复位信号的控制下控制所述上拉节点与第一电平输出端连接。

具体的，所述上拉节点控制子模块可以包括：

输入晶体管，栅极与输入端连接，第一极与所述第二电平输出端连接，第二极与所述上拉节点连接；

复位晶体管，栅极与复位端连接，第一极与所述上拉节点连接，第二极与所述第一电平输出端连接；

存储电容，第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接；以及，

上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述第一电平输出端连接。

当所述上拉节点控制晶体管为n型晶体管时，并当所述下拉节点的电位为高电平时，所述上拉节点晶体管导通，以使得所述上拉节点与第一电平输出端连接，所述第一电平输出端可以输出低电平，以将上拉节点的电位拉低。

具体的，所述输出模块可以包括：

上拉子模块，分别与上拉节点、栅极驱动信号输出端和第一时钟信号输出端连接；以及，

下拉子模块，分别与下拉节点、栅极驱动信号输出端和低电平输出端连接；

所述上拉子模块包括：上拉晶体管，栅极与所述上拉节点连接，第一极与所述第一时钟信号输出端连接，第二极与所述栅极驱动信号输出端连接；

当所述上拉晶体管为n型晶体管时，所述第一电平为低电平，所述第二电平为高电平。

具体的，所述下拉子模块可以包括：下拉晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电平输出端连接。

下面通过一具体实施例来说明本发明所述的移位寄存器单元。

如图5所示，本发明所述的移位寄存器单元的一具体实施例分别与相邻上一级移位寄存器单元的栅极驱动信号输出端OUT_N-1、相邻下一级移位寄存器单元的栅极驱动信号输出端OUT_N+1、第一扫描电平端CN和第二扫描电平端CNB连接；

在正向扫描时，OUT_N-1为输入端，CN输出高电平，OUT_N+1为复位端，CNB输出低电平；

在反向扫描时，OUT_N-1为复位端，CN输出低电平，OUT_N+1为输入端，CNB输出高电平；

下面以正向扫描为例来说明；

图5所示的移位寄存器单元包括8个晶体管和两个电容，8个晶体管标号由T1至T8，两个电容标号为C1、C2；

本发明所述的移位寄存器单元的该具体实施例包括还包括本级栅极驱动信号输出端OUT_N、初始化控制信号输出端Init、输出模块、输出控制模块和初始化模块；

所述输出控制模块包括上拉节点控制子模块以及下拉节点控制子模块；

所述初始化模块包括：初始化晶体管T8，栅极与所述初始化控制信号输出端Init连接，漏极与下拉节点PD连接，源极与所述初始化控制信号输出端Init连接；

所述下拉节点控制子模块包括：

第一下拉节点控制晶体管T7，栅极和漏极都与第二时钟信号输出端CKB连接，源极与所述下拉节点PD连接；

第二下拉节点控制晶体管T6，栅极与所述上拉节点PU连接，漏极与所述下拉节点PD连接，源极与输出低电平VGL的低电平输出端连接；以及，

下拉电容C2，第一端与所述下拉节点PD连接，第二端与所述输出低电平VGL的低电平输出端连接；

所述上拉节点控制子模块包括：

输入晶体管T1，栅极与相邻上一级移位寄存器单元的栅极驱动信号输出端OUT_N-1连接，漏极与第一扫描电平端CN连接，源极与上拉节点PU连接；

复位晶体管T2，栅极与相邻下一级移位寄存器单元的栅极驱动信号输出端OUT_N+1连接，漏极与所述上拉节点PU连接，源极与第二扫描电平端CNB连接；

存储电容C1，第一端与所述上拉节点PU连接，第二端与所述本级栅极驱动信号输出端OUT_N连接；以及，

上拉节点控制晶体管T5，栅极与所述下拉节点PD连接，漏极与所述上拉节点PU连接，源极与输出低电平VGL的低电平输出端连接；

所述输出模块包括上拉子模块以及下拉子模块；

所述上拉子模块包括：上拉晶体管T3，栅极与所述上拉节点PU连接，漏极与第一时钟信号输出端CLK连接，源极与所述本级栅极驱动信号输出端OUT_N连接；

所述下拉子模块包括：下拉晶体管T4，栅极与所述下拉节点PD连接，漏极与所述本级栅极驱动信号输出端OUT_N连接，源极与输出低电平VGL的低电平输出端连接。

在图5所示的具体实施例中，所有的晶体管都为n型晶体管，但是在实际操作时，图5中的晶体管也可以为p型晶体管，在此对晶体管的类型不作限定。

如图6所示，本发明如图5所述的移位寄存器单元的具体实施例采用了初始化晶体管T8，在每一帧时间(即每一显示周期)开始时起始信号STV为高电平之前，通过Init输出高电平以控制T8导通，以将所有行移位寄存器单元中的PD的电位拉高，从而通过PD控制T5导通，使得所有行PU的电位被拉低，这样就不会出现由于耦合以及PD的状态未复位从而导致的个别行栅线误开启的不良现象出现。

在图6中，OUT_N+1为相邻下一级移位寄存器单元的栅极驱动信号输出端，PU_N+1为相邻下一级移位寄存器单元的上拉节点，PD_N+1为相邻下一级移位寄存器单元的下拉节点，N为当前级移位寄存器单元在栅极驱动电路中的行数，N为正整数。

本发明实施例所述的移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述移位寄存器单元的驱动方法包括：

在每一显示周期开始时，在起始信号输入端输入起始信号之前，初始化模块控制初始化控制信号输出端输出初始化控制信号，以使得上拉节点的电位为第一电平，以对所述上拉节点进行放噪。

本发明实施例所述的移位寄存器单元的驱动方法通过初始化模块在每一显示周期(即每一帧时间)起始信号写入之前控制上拉节点的电位为第一电平(即将上拉节点的电位拉低)，以对上拉节点进行放噪，避免由于未对栅极驱动电路进行初始化的操作时，会由于电路相关节点状态未知会导致电路初始工作时，由于电容耦合作用，导致一些节点的输出电压异常，进一步导致栅极电压的误开启的问题。

本发明实施例所述的栅极驱动电路，包括多个级联的上述的移位寄存器单元；

所述栅极驱动电路包括的第一级移位寄存器单元的输入端与起始信号输入端连接；

除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端都与相邻上一级移位寄存器单元的栅极驱动信号输出端连接；

除了最后一级移位寄存器单元之外，每一级移位寄存器单元的复位端都与相邻下一级移位寄存器单元的栅极驱动信号输出端连接。

本发明实施例所述的显示装置包括上述的栅极驱动电路。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。