连接至第十三晶体管Ml 3的第二极和输出单元520的第三输出端0UT3。
[0073]可选的，第一晶体管、第二晶体管、第十一晶体管、第十二晶体管和第十三晶体管为NM0S晶体管。第三晶体管、第四晶体管、第九晶体管、第十晶体管、第十四晶体管和第十五晶体管为PM0S晶体管。第一电压输入端输入的第一电压信号的电压值(VGH)大于第二电压输入端输入的第二电压信号的电压值(VGL)。
[0074]本实施例的移位寄存单元，通过采用驱动能力较强的第一电压信号VGH和第二电压信号VGL来向移位寄存单元提供输出，避免了时钟信号驱动可能造成的信号延迟和短路功耗，提高了移位寄存器中各移位寄存单元的输出信号的负载驱动能力。
[0075]此外，与图4所示的实施例相比，图5所示的实施例仅增加了三个晶体管(即第十三晶体管M13、第十四晶体管M14和第十五晶体管M15)便增加了一路输出信号0UT3，在输出信号数量相同的前提下，电子元件的使用数量较小，从而节省了移位寄存单元所占的空间面积，利于显示装置的窄边框化的实现。
[0076]参见图6所示，为本申请一个实施例的移位寄存单元的示意性结构图600。
[0077]移位寄存器600包括第0级?第N-1级的N个级联的移位寄存单元Ro?Rh，其中，N为整数，且N>1。
[0078]其中，第i级移位寄存单元的移位信号端接收第1-Ι级移位寄存单元的节点电位控制器输出信号的反相信号(例如，如图2?图5所示的NEXT信号)，其中，i为整数，且Bid
lo
[0079]需要说明的是，尽管图6中每个移位寄存单元Ro?Rn-1仅示意性地示出了一个输出信号0UT[0]?0UT[N-1]，然而在实际应用场景中，每个移位寄存单元可以具有一个输出信号，也可以具有超过一个的输出信号。
[0080]下面，将结合图7?图10来分别描述用于驱动包含如图2?图5所示移位寄存单元的移位寄存器的驱动方法。
[0081]首先，参见图7所示，为图2所示实施例的移位寄存单元的各信号的波形图700。
[0082]在T1期间，移位电压信号IN为第一电平，节点电位控制器输出的N1点的电压为第二电平。在此期间，第二时钟信号CK2为第二电平，使得第三晶体管导通，并将第一电压信号VGH提供至输出单元的第一输出端0UT1。
[0083]在T2期间，移位电压信号IN变为第二电平，节点电位控制器输出的N1点的电压保持为第二电平。在此期间，第二时钟信号CK2为第一电平，第二晶体管M2的栅极信号为第一电平，第二晶体管M2导通，并将第二电压信号VGL提供至输出单元的第一输出端0UT1。
[0084]在T3期间，移位电压信号IN保持为第二电平，节点电位控制器输出的N1点的电压为第一电平。在此期间，第四晶体管M4的栅极信号为第二电平，因此，第四晶体管M4导通，并将第一电压信号VGH提供至输出单元的第一输出端0UT1。
[0085]从如上描述的驱动方法中可以看出，第二时钟信号CK2仅作为控制信号，用来控制第二晶体管M2和第三晶体管M3的导通和/或截止，而不作为驱动信号。取而代之的，以第一电压输入端提供的第一电压信号VGH和第二电压输入端提供的第二电压信号VGL来进行驱动。与CK2相比，VGH和VGL的驱动能力更强，可避免CK2驱动时造成的信号延迟和短路功耗，提高了移位寄存单元的输出信号的负载驱动能力。
[0086]在一些可选的实现方式中，例如，第一电平为高电平，第二电平为低电平。
[0087 ]参见图8所示，为图3所示实施例的移位寄存单元的各信号的波形图800。
[0088]在T1期间，移位电压信号IN为第一电平，第一时钟信号CK1在T1期间开始时保持为第一电平直至T1期间结束之前跳变为第二电平，使得第六晶体管M6和第七晶体管M7在T1期间结束之前截止。节点电位控制器输出的N1点的电压为第二电平。在此期间，第二时钟信号CK2为第二电平，使得第三晶体管导通，并将第一电压信号VGH提供至输出单元的第一输出端 OUTlo
[0089]在T2期间，移位电压信号IN变为第二电平，节点电位控制器输出的N1点的电压保持为第二电平。在此期间，第一晶体管Ml的栅极为第一电平，第一晶体管Ml导通，第二时钟信号CK2为第一电平，第二晶体管M2的栅极信号为第一电平，第二晶体管M2导通，并将第二电压信号VGL提供至输出单元的第一输出端0UT1。
[0090]在T3期间，移位电压信号IN为第二电平，节点电位控制器输出的N1点的电压为第一电平。在此期间，第四晶体管M4的栅极信号为第二电平，因此，第四晶体管M4导通，并将第一电压信号VGH提供至输出单元的第一输出端0UT1。
[0091]从如上所述的驱动方法可以看出，通过采用驱动能力较强的第一电压信号VGH和第二电压信号VGL来向移位寄存单元提供输出，避免了时钟信号驱动可能造成的信号延迟和短路功耗，提高了移位寄存器中各移位寄存单元的输出信号的负载驱动能力。
[0092]在一些可选的实现方式中，第一电平例如可以为高电平，第二电平可以为低电平。[0093 ]结合图3所示，在T1期间，CK1先保持为高电平，此时，第六晶体管M6和第七晶体管M7开启，此外，移位电压信号IN为高电平，因此，第八晶体管M8开启，从而将第二电压输入端的第二电压信号VGL(低电平)提供至N1节点。此外，由于CK1在T1期间结束之前跳变为第二电平(低电平)，在T1期间CK 1跳变为第二电平时，第六晶体管M6和第七晶体管M7截止。由于第六晶体管M6截止，避免了第五晶体管M5和第六晶体管M6之间存在的寄生电容与N1点电位之间的电荷分享，使得N1点的电位更加稳定。
[0094]此外，在T1期间，第二时钟信号CK2为低电平，第三晶体管M3的栅极信号为低电平，第三晶体管M3导通，并将第一电压信号(VGH)提供至输出单元的第一输出端0UT1。
[0095]接着，在T2期间，CK1保持为低电平，移位电压信号IN为低电平，第五晶体管M5开启，第六晶体管M6、第七晶体管M7和第八晶体管M8均截止，使得N1点的电压保持为低电平。
[0096]此外，在T2期间，由于N1点的电压保持为低电平，第一晶体管Ml的栅极信号为高电平，第一晶体管Ml开启；第二时钟信号CK2为高电平，第二晶体管M2的栅极信号为高电平，第二晶体管M2导通，第二电压信号VGL经过第一晶体管Ml提供至输出单元的第一输出端0UT1。
[0097]接着，在T3期间，移位电压信号IN为低电平，第一时钟信号CK1为高电平，第五晶体管M5、第六晶体管M6第七晶体管M7导通，第八晶体管M8截止，节点电位控制器输出的N1点的电压为高电平。在此期间，第四晶体管M4的栅极信号为低电平，因此，第四晶体管M4导通，并将第一电压信号(VGH)提供至输出单元的第一输出端0UT1。
[0098]采用图8所示的IN信号和CK1信号的波形，由于在T1期间CK1的下降沿早于IN信号的下降沿，避免了如图3所示的移位寄存单元中第五晶体管M5和第六晶体管M6之间的寄生电容与N1点电压的电荷分享，使得N1点的电压更加稳定。
[0099 ]参见图9所示，为图4所示实施例的移位寄存单元的各信号的波形图900。
[0100]在T1期间，移位电压信号IN为第二电平，节点电位控制器输出的N1点的电压为第一电平。第一时钟信号CK1在T1期间开始时保持为第二电平直至T1期间结束之前跳变为第一电平，使得第十晶体管M10和第^^一晶体管Ml 1在T1期间结束前截止。在此期间，第二时钟信号CK2为第二电平，使得第三晶体管导通，并将第一电压信号VGH提供至输出单元的第一输出端OUT 1。此外，由于输出单元的第二输出端0UT2与第一反相器R1的输出连接，因此，在T1期间，输出单元的第二输出端0UT2输出第一电平。
[0101 ]在T2期间，移位电压信号IN变为第一电平，节点电位控制器输出的N1点的电压保持为第一电平。在此期间，第一晶体管Ml的栅极信号为第一电平，第一晶体管Ml导通，第二时钟信号CK2为第一电平，第二晶体管M2的栅极信号为第一电平，第二晶体管M2导通，并将第二电压信号(VGL)提供至输出单元的第一输出端0UT1。此外，由于输出单元的第二输出端0UT2与第一反相器R1的输出连接，因此，在T2期间，输出单元的第二输出端0UT2保持为第一电平。
[0102]在T3期间，移位电压信号IN为第一电平，节点电位控制器输出的N1点的电压为第二电平。在此期间，第四晶体管M4的栅极信号为第二电平，因此，第四晶体管M4导通，并将第一电压信号(VGH)提供至输出单元的第一输出端OUT 1。此外，由于输出单元的第二输出端0UT2与第一反相器R1的输出连接，因此，在T3期间，输出单元的第二输出端0UT2输出第二电平。
[0103]从如上所述的驱动方法可以看出，通过采用驱动能力较强的第一电压信号VGH和第二电压信号VGL来向移位寄存单元提供输出，避免了时钟信号驱动可能造成的信号延迟和短路功耗，提高了移位寄存器中各移位寄存单元的输出信号的负载驱动能力。此外，采用如上所述的