降低馈通电压的goa电路的制作方法
【技术领域】
[0001]本发明涉及显示技术领域，尤其涉及一种降低馈通电压的G0A电路。
【背景技术】
[0002]液晶显示器(Liquid Crystal Display，LCD)具有机身薄、省电、无福射等众多优点，得到了广泛的应用。如:液晶电视、移动电话、个人数字助理(PDA)、数字相机、计算机屏幕或笔记本电脑屏幕等，在平板显示领域中占主导地位。
[0003]G0A技术(Gate Driver on Array)即阵列基板行驱动技术，是运用液晶显示面板的原有阵列制程将水平扫描线的驱动电路制作在显示区周围的基板上，使之能替代外接集成电路板(Integrated Circuit，1C)来完成水平扫描线的驱动。GOA技术能减少外接1C的焊接(bonding)工序，有机会提升产能并降低产品成本，而且可以使液晶显示面板更适合制作窄边框或无边框的显示产品。
[0004]图1所示为现有的一种常见的G0A电路，包括级联的多个G0A单元。设η为正整数，第η级G0A单元包括:第一薄膜晶体管Τ1，所述第一薄膜晶体管Τ1的栅极电性连接于正向扫描控制信号U2D，源极电性连接于上一级第η-l级G0A单元的输出端G(n-l)，漏极电性连接于第三薄膜晶体管T3的源极;第二薄膜晶体管T2，所述第二薄膜晶体管T2的栅极电性连接于反向扫描控制信号D2U，源极电性连接于下一级第n+1级G0A单元的输出端G(n+1)，漏极电性连接于第三薄膜晶体管T3的源极;第三薄膜晶体管T3，所述第三薄膜晶体管T3的栅极电性连接于第1条时钟信号CK(1)，漏极电性连接于第四薄膜晶体管T4的栅极;第四薄膜晶体管T4，所述第四薄膜晶体管T4的栅极电性连接于第七薄膜晶体管T7的源极，漏极电性连接于第二节点P(n)，源极电性连接于第1条时钟信号CK(1);第五薄膜晶体管T5，所述第五薄膜晶体管T5的栅极电性连接于第1条时钟信号CK(1)，漏极电性连接于第二节点P(n)，源极电性连接于恒压高电位VGH;第六薄膜晶体管T6，所述第六薄膜晶体管T6的栅极电性连接于第二节点P(n)，源极电性连接于第七薄膜晶体管T7的漏极，漏极电性连接于恒压低电位VGL;第七薄膜晶体管T7，所述第七薄膜晶体管T7的栅极电性连接于第2条时钟信号CK(2)，源极电性连接于第八薄膜晶体管T8的源极;第八薄膜晶体管T8，所述第八薄膜晶体管T8的栅极电性连接于恒压高电位VGH，漏极电性连接于第一节点Q(n);第九薄膜晶体管T9，所述第九薄膜晶体管T9的栅极电性连接于第一节点Q(n)，源极电性连接于第2条时钟信号CK(2)，漏极电性连接于输出端G(n);第十薄膜晶体管T10，所述第十薄膜晶体管T10的栅极电性连接于第二节点P(n)，漏极电性连接于输出端G(n)，源极电性连接于恒压低电位VGL;第一电容C1，所述第一电容C1的一端电性连接于第一节点Q(η)，另一端电性连接于输出端G(η);第二电容C2，所述第二电容C2的一端电性连接于第二节点Ρ(η)，另一端电性连接于恒压低电位VGL。
[0005]进一步地，所述第一薄膜晶体管Τ1与第二薄膜晶体管Τ2组成G0A电路的正反向扫描控制单元100;第九薄膜晶体管T9与第一电容C1组成G0A电路的上拉输出单元200，用于将第二条时钟信号CK(2)的高电位输出至输出端G(n)，所述第二条时钟信号CK(2)的高电位与恒压高电位VGH相等;第六、第七、及第八薄膜晶体管T6、T7、T8组成G0A电路的第一节点下拉单元300;第四薄膜晶体管T4、第五薄膜晶体管T5、第十薄膜晶体管T10、及第二电容C2组成G0A电路的下拉输出单元400，用于使输出端G (η)输出与恒压低电位VGL相等的低电位。结合图2，上述G0A电路的输出端G(n)输出的信号(如图2中G(l)-G(4)所示)为只有一个下降沿的脉冲信号，即从恒压高电位VGH直接降低至恒压低电位VGL。
[0006]通常液晶显示器中，每个像素电性连接一个薄膜晶体管(TFT)，薄膜晶体管的栅极(Gate)连接至水平扫描线，漏极(Drain)连接至垂直方向的数据线，源极(Source)则连接至像素电极。在水平扫描线上施加足够的电压，会使得电性连接至该条水平扫描线上的所有TFT打开，从而数据线上的信号电压能够写入像素，控制不同液晶的透光度从而达到控制色彩与亮度的效果。在给像素充电后，TFT的栅极关闭，在TFT的栅极关闭的瞬间会因为栅极与漏极的电容耦合发生馈通(Feed through)现象，导致像素中充入的电压与数据线上的电压有差异，TFT的栅极关闭前后的电压差越大引发的馈通电压越大，虽然可以调整公共电极电压来补偿这个差异，但是在制程出现偏差时，馈通电压越大，制程偏差导致的公共电压不均就会越明显，所以降低像素充电时的馈通电压对提升液晶面板的显示均一性有很大意义。目前，部分用于栅极驱动的外接集成电路(Gate 1C)能够输出具有两个下降沿的输出信号波形，以降低馈通电压，但对于G0A电路并不适用。上述如图1所示的现有的G0A电路，只能输出具有一个下降沿的输出信号，TFT的栅极关闭前后由恒压高电位VGH直接降低至恒压低电位VGL，不能降低像素充电时的馈通电压，不利于提升液晶面板的显示均一性。
【发明内容】
[0007]本发明的目的在于提供一种降低馈通电压的G0A电路，该G0A电路的输出端能够输出具有两个下降沿的波形信号，从而降低馈通电压，提升液晶面板的显示均一性。
[0008]为实现上述目的，本发明提供了一种降低馈通电压的G0A电路，包括级联的多个G0A单元，每一级G0A单元均包括:正反向扫描控制单元、上拉输出单元、第一节点下拉单元、下拉输出单元、及第三薄膜晶体管；
[0009]设η为正整数，除第一级与最后一级G0A单元以外，在第η级G0A单元中:
[0010]所述正反向扫描控制单元包括:第一薄膜晶体管，所述第一薄膜晶体管的栅极电性连接于正向扫描控制信号，源极电性连接于上一级第η-l级G0A单元的输出端，漏极电性连接于第三薄膜晶体管的源极；以及第二薄膜晶体管，所述第二薄膜晶体管的栅极电性连接于反向扫描控制信号，源极电性连接于下一级第n+1级G0A单元的输出端；
[0011]所述第三薄膜晶体管的栅极电性连接于第Μ条时钟信号，源极电性连接于第一薄膜晶体管的漏极与第二薄膜晶体管的漏极，漏极电性连接于第四薄膜晶体管的栅极；
[0012]所述上拉输出单元包括:第九薄膜晶体管，所述第九薄膜晶体管的栅极电性连接于第一节点，源极电性连接于第Μ+1条时钟信号，漏极电性连接于输出端；以及第一电容，所述第一电容的一端电性连接于第一节点，另一端电性连接于输出端；
[0013]所述下拉输出单元包括:第四薄膜晶体管，所述第四薄膜晶体管的栅极电性连接于第三薄膜晶体管的漏极，漏极电性连接于第二节点，源极电性连接于第Μ条时钟信号;第五薄膜晶体管，所述第五薄膜晶体管的栅极电性连接于第Μ条时钟信号，漏极电性连接于第二节点，源极电性连接于恒压高电位;第十薄膜晶体管，所述第十薄膜晶体管的栅极电性连接于第二节点，漏极电性连接于输出端，源极电性连接于恒压低电位;第十一薄膜晶体管，所述第十一薄膜晶体管的栅极电性连接于输出控制信号，漏极电性连接于输出端，源极电性连接于第一电阻的一端;第一电阻，所述第一电阻的另一端电性连接于恒压低电位；以及第二电容，所述第二电容的一端电性连接于第二节点，另一端电性连接于恒压低电位；
[0014]所述第一节点下拉单元包括:第六薄膜晶体管，所述第六薄膜晶体管的栅极电性连接于第二节点，源极电性连接于第七薄膜晶体管的漏极，漏极电性连接于恒压低电位;第七薄膜晶体管，所述第七薄膜晶体管的栅极电性连接于第M+1条时钟信号，源极电性连接于第三薄膜晶体管的漏极，漏极电性连接于第六薄膜晶体管的源极；以及第八薄膜晶体管，所述第八薄膜晶体管的栅极电性连接于恒压高电位，源极电性连接于第三薄膜晶体管的漏极，漏极电性连接于第一节点；
[0015]所述输出控制信号为脉冲信号，其周期是时钟信号周期的1/2;
[0016]所述输出端输出的信号波形具有两个下降沿。
[0017]在第一级G0A单元中，所述第一薄膜晶体管的源极电性连接于电路起始信号。
[0018]在最后一级G0A单元中，所述第二薄膜晶体管的源极电性连接于电路起始信号。
[0019]当正向扫描控制信号提供高电位，反向扫描控制信号提供低电位时，所述G0A电路进行正向扫描；当正向扫描控制信号提供低电位，反向扫描控制信号提供高电位时，所述G0A电路进行反向扫描。
[0020]所述时钟信号包括两条时钟信号:第一条时钟信号和第二条时钟信号；当所述第Μ条时钟信号为第一条时钟信号时，所述第Μ+1条时钟信号为第二条时钟信号；当所述第Μ条时钟信号为第二条时钟信号时，所述第Μ+1条时钟信号为第一条时钟信号。
[0021]在所述输出控制信号的一个周期内，输出控制信号的上升沿产生于第Μ+1条时钟信号的高电位阶段，下降沿与所