移位寄存器及液晶显示器的制作方法

专利名称：移位寄存器及液晶显示器的制作方法
技术领域：
本发明是关于一种移位寄存器和采用该移位寄存器的液晶显示器。
背景技术：
目前薄膜晶体管(Thin Film Transistor, TFT)液晶显示器已逐渐 成为各种数字产品的标准输出设备，然，其需要设计适当的驱动电 路以保证其稳定工作。
通常，液晶显示器驱动电路包括一数据驱动电路和一扫描驱动 电路。数据驱动电路用于控制每一像素单元的显示辉度，扫描驱动 电路则用于控制薄膜晶体管的导通与截止。二驱动电路均应用移位 寄存器作为核心电路单元。通常，移位寄存器是由多个移位寄存单 元串联而成，且前一移位寄存单元的输出信号为后一移位寄存单元 的输入信号。
请参阅图1,是一种现有技术移位寄存器的移位寄存单元的电 路图。该移位寄存单元100包括一第一时钟反相电路110、 一换流 电路120和一第二时钟反相电路130。该移位寄存单元100的各电 路均由PMOS(P-channel Metal-Oxide Semiconductor, P沟道金属氧 化物半导体)型晶体管组成，每一 PMOS型晶体管均包括一栅极、一 源极和 一 漏才及。
该第一时钟反相电路110包括一第一 PMOS型晶体管Pl、 一第 二晶体管P2、 一第三晶体管P3、 一第四晶体管P4、 一第一输出端 VI和一第二输出端V2。该第一晶体管Pl的栅极接收该移位寄存单 元100之前一移位寄存单元的输出信号VS，其源极接收来自外部电 路的高电平信号VDD,其漏极连接至该第二晶体管P2的源极。该第二晶体管P2的栅极和其漏极接收来自外部电路的低电平信号 VSS。该第三晶体管P3和该第四晶体管P4的栅极均接收来自外部 电路的反相时钟信号，二者的漏极分别作为该第一时钟反相电路 110的第一输出端V1和第二输出端V2，且该第三晶体管P3的源极 连接至该第 一 晶体管Pl的漏极，该第四晶体管P4的源极连接至该 第一晶体管Pl的栅极。
该换流电路120包括一第五晶体管P5、 一第六晶体管P6和一 信号输出端V。该第五晶体管P5的栅极连接至该第一输出端VI, 其源极接收来自外部电路的高电平信号VDD，其漏极连接至该第六 晶体管P6的源极。该第六晶体管P6的栅极连接至该第二输出端 V2，其漏极接收来自外部电路的低电平信号VSS，其源极是该移位 寄存单元100的信号输出端V。
该第二时钟反相电路130包括一第七晶体管P7、 一第八晶体管 P8、 一第九晶体管P9和一第十晶体管PIO。该第七晶体管P7的栅 极连接至该第信号输出端V,其源极接收来自外部电路的高电平信 号VDD,其漏极连接至该第八晶体管P8的源极。该第八晶体管P8 的栅极和其漏极均接收来自外部电路的低电平信号VSS。该第九晶 体管P9的源极连接至该第一输出端VI,其栅极接收来自外部电路 的时钟信号TS，其漏极连接至该第七晶体管P7的漏极。该第十晶 体管的栅极接收外部电路的时钟信号TS,其源极连接至该第二输出 端V2，其漏极连接至该信号输出端V。
请一并参阅图2，是该移位寄存单元100的工作时序图。在tl 时段内，该前一移位寄存单元的输出信号VS由高电平跳变为低电 平，反相时钟信号T^由低电平跳变为高电平，则使该第三晶体管P3 和该第四晶体管P4截止，进而使该第 一时钟反相电路110断开。而 该时钟信号TS由高电平跳变为低电平，使该第九晶体管P9和该第 十晶体管P10导通，进而使该第二时钟反相电路130导通，而该信 号输出端V初始状态的高电平经该第十晶体管PIO，使该第六晶体 管P6截止，而该第八晶体管P8输出的低电平经由该第九晶体管P9,使该第五晶体管P5导通，进而使其源极的高电平信号VDD输出至 该信号输出端V,因而该信号输出端V保持高电平输出。
在t2时段内，该反相时钟信号5由高电平跳变为低电平，则使 该第三晶体管P3和该第四晶体管P4导通，进而使该第一时钟反相 电路110导通。而该时钟信号TS由低电平跳变为高电平，则使该 第九晶体管P9和该第十晶体管P10截止，进而使该第二时钟反相 电路130断开。该输入信号VS由高电平跳变为低电平，则使该第 一晶体管Pl导通，其源极的高电平VDD经该第三晶体管P3截止 该第五晶体管P5，且该输入信号VS的低电平经该第四晶体管P4 导通该第六晶体管P6，使该信号输出端V输出低电平。
在t3时段内，该反相时钟信号5由低电平跳变为高电平，则使 该第三晶体管P3和该第四晶体管P4截止，进而使该第一时钟反相 电路110断开。而该时钟信号TS由高电平跳变为低电平，使该第 九晶体管P9和该第十晶体管P10导通，进而使该第二时钟反相电 路130导通。该信号输出端V的低电平导通该第七晶体管P7,其源 极的高电平经该第九晶体管P9截止该第五晶体管P5。同时，该信 号输出端V的低电平也经该第十晶体管P10，导通该第六晶体管P6， 该第六晶体管P6的漏极低电平使该信号输出端V保持低电平输出。
在t4时段内，该反相时钟信号T^由高电平跳变为低电平，则使 该第三晶体管P3和该第四晶体管P4导通，进而使该第 一时钟反相 电路110导通。而该时钟信号TS由低电平跳变为高电平，使该第 九晶体管P9和该第十晶体管P10截止，进而使该第二时钟反相电 路120断开。输入信号VS的高电平经该第四晶体管P4截止该第六 晶体管P6,而该第二晶体管P2的漏极低电平经该第三晶体管P3导 通该第五晶体管P5，使其源极的高电平输出至该信号输出端V,使 该信号输出端V的输出由低电平跳变为高电平。
从工作时序可见，该移位寄存单元100的输入信号VS为前一 移位寄存单元在tl时段与t2时段内输出的信号，而信号输出端V 在t2时段与t3时段内输出信号，输入信号VS与输出信号在t2时段存在信号重叠情况，进而导致采用该移位寄存器作为数据驱动电 路和扫描驱动电路的液晶显示器，在进行行扫描或列扫描时，存在
相邻二行(Row)或列(Column)同时进行扫描的现象，从而加载信号产 生相互干扰，使画面产生色差。

发明内容
为了解决上述移位寄存器输出信号重叠的问题，提供一种输出 信号无重叠的移位寄存器实为必要。
为了解决上述液晶显示器出现信号干扰的问题，提供一种可避 免信号干扰的液晶显示器也为必要。
一种移位寄存器，其包括多个移位寄存单元，两相邻移位寄存 单元所接收的两时钟信号反相，每一移位寄存单元均包括一信号输 出电路，其接收来自外部电路的一时钟信号，其包括一时钟晶体管， 其输出该第一时钟信号；和一电平晶体管，其输出的信号为一恒低 电平信号； 一信号输入电路，其接收前一移位寄存单元的输出信号， 导通该时钟晶体管，并在该时钟晶体管导通一时钟周期后，接收后 一位移暂存电路的输出信号以截止该时钟信号； 一第一逻辑电路， 其接收该时钟信号和该信号输入电路输出的信号，在该时钟晶体管 导通时，截止该电平晶体管；和一第二逻辑电路，其接收后一级的 输出信号，以导通该电平晶体管；其中，当该信号输入电路输出一 导通信号至该时钟晶体管和该第一逻辑电路，该第一逻辑电路输出 一截止信号，截止该电平晶体管，该信号输出电路通过该时钟晶体 管输出该时钟信号；反之，当该信号输入电路输出截止信号时，该 时钟晶体管截止，该第二逻辑电路输出 一导通信号以开启该电平晶 体管，该信号输出电路输出为该电平信号，该第一逻辑电路接收该 时钟信号以维持该电平信号输出。
一种液晶显示器，其包括 一液晶面板； 一数据驱动电路，其 包括一移位寄存器；和一扫描驱动电路，其包括一移位寄存器；每 一移位寄存器包括多个移位寄存单元，两相邻移位寄存单元所接收的两时钟信号反相，每一移位寄存单元均包括一信号输出电路， 其接收来自外部电路的一时钟信号，其包括一时钟晶体管，其输出
该第一时钟信号；和一电平晶体管，其输出的信号为一恒低电平信 号； 一信号输入电路，其接收前一移位寄存单元的输出信号，导通 该时钟晶体管，并在该时钟晶体管导通一时钟周期后，接收后一位 移暂存电路的输出信号以截止该时钟信号； 一第一逻辑电路，其接 收该时钟信号和该信号输入电路输出的信号，在该时钟晶体管导通 时，截止该电平晶体管；和一第二逻辑电路，其接收后一级的输出 信号，以导通该电平晶体管；其中，当该信号输入电路输出一导通 信号至该时钟晶体管和该第一逻辑电路，该第 一逻辑电路输出 一截 止信号，截止该电平晶体管，该信号输出电路通过该时钟晶体管输 出该时钟信号；反之，当该信号输入电路输出截止信号时，该时钟 晶体管截止，该第二逻辑电路输出 一导通信号以开启该电平晶体管， 该信号输出电路输出为该电平信号，该第一逻辑电路接收该时钟信 号以维持该电平信号输出。
相较于现有技术，本发明的移位寄存器的移位寄存单元输出时 钟信号时，可使后一移位寄存单元输出相反之时钟信号，使得该第 一逻辑电路在该时钟晶体管导通时，截止该电平晶体管，以保证该 移位寄存单元不会输出恒低电平信号，则与后一移位寄存单元的输 出信号无重叠。另，本发明的移位寄存单元的输入电路与后一移位 寄存单元的输出端相连，因而，当该后一移位寄存单元输出的信号 为高电平信号，即可使该移位寄存单元关闭该时钟晶体管，从而该 移位寄存单元输出低电平信号，与该后一移位寄存单元输出的信号 相反，不重叠。因而，采用该移位緩存器的液晶显示器在进行列扫 描或行扫描时，其输出扫描信号和数据信号不会产生信号干扰，从 而避免显示画面出现色差。


图1是一种现有技术移位寄存器的移位寄存单元的电路图。图2是图1所示的移位寄存单元的工作时序图。 图3是本发明移位寄存器一较佳实施方式的结构框架图。 图4是该第一移位緩存单元和该第二移位緩存单元的电路图。 图5是图4所示第一移位寄存单元和第二移位寄存单元的工作 时序图。
图6是应用图3所示的移位寄存器的液晶显示器的结构示意图。
具体实施例方式
请参阅图3，是本发明移位寄存器一较佳实施方式的结构框架 图。该移位寄存器20包括多个具有相同电路结构的移位寄存单元， 该多个移位寄存单元依次串联，依次接收外部电路提供的第一时钟 信号CLK和与该第一时钟信号反相的第二时钟信号CLKB、高电平 信号VGH和低电平信号VGL，且在测试时接收测试信号TEST。每 一移位寄存单元均由多个NMOS型晶体管组成，每一 NMOS型晶体 管均包括一栅极、源极和漏极。以第一移位寄存单元21和与其相邻 的第二移位寄存单元22为例说明该移位寄存器20的连接关是，该 第一移位寄存单元21包括一输入信号端VIN1、 一第一输出端 VOUT1和一第二输出端VOUT2。该第二移位寄存单元22包括一信 号输入端VIN2、 一第一输出端VOl和一第二输出端V02。该第一 移位寄存单元21之第一输出端VOUT1的输出信号作为该第二移位 寄存单元22之信号输入端VIN2的输入信号；该第一移位寄存单元 21和该第二移位寄存单元22的第二输出端VOUT2和V02为外部 电路(图未示)提供信号。
请一并参阅图4，是该第一移位緩存单元21和该第二移位緩存 单元22相连接的电路图。该第一移位緩存单元21包括一信号输入 电路211、 一第一逻辑电路212、 一第二逻辑电路213、 一第三逻辑 电路214、 一信号输出电路215、 一测试电路216、 一第一节点1和 一第二节点2。该第一节点1是该信号输入电路211、该第一逻辑电路212、该第三逻辑电路214和该信号输出电路215交汇形成；该 第二节点2是该第二逻辑电路213、该第三逻辑电路214和该信号 输出电路215交汇形成。
该信号输入电路211包括一第一晶体管Ml和一第二晶体管 M2。该第一晶体管Ml的源极接收来自外部电路的高电平信号 VGH,其栅极作为该位移寄存单元21的输入端VIN1，其漏极连接 至该第二晶体管M2的源极且一并输出至该第一节点1。该第二晶 体管M2的栅极与该第二移位緩存单元22的第一输出端VOl连接， 其漏极接收外部电路的低电平信号VGL。
该第一逻辑电路212包括一第三晶体管M3、一第四晶体管M4、 一第五晶体管M5和一第六晶体管M6。该第三晶体管M3的栅极接 收来自外部电路的第一时钟信号CLK，其漏极接收来自外部电路的 高电平信号VGH，源极与该第四晶体管M4的漏极连接。该第四晶 体管M4的栅极连接该第一节点1，其源极接收来自外部电路的低 电平信号VGL,其漏极连接至该第五晶体管M5的栅极。该第五晶 体管M5的漏极接收来自外部电路的高电平信号VGH，其源极连接 至该第六晶体管M6的漏极。该第六晶体管M6的栅极连接至该第 四晶体管M4的栅极，其源极接收一来自外部电路的低电平信号 VGL。
该第二逻辑电路213包括一第七晶体管M7。该第七晶体管M7 的^t极与该第二移位緩存单元22的第一输出端VOl连接，其漏极 接收来自外部电路的高电平信号VGH,其源极连接至该第二节点2。
该第三逻辑电路214包括一第八晶体管M8和一第九晶体管 M9。该第八晶体管M8的栅极连接至该第二节点2，其源极与该第 九晶体管M9的漏极相连，其漏极连接至该第一节点1。该第九晶 体管M9的源极接收外部低电平信号VGL。
该信号输出电路215包括一时钟晶体管(未标示)、 一电平晶体 管(未标示)、 一第一输出端V0UT1和一第二输出端VOUT2。该时 钟晶体管包括一第十晶体管M10和一第十二晶体管M12，该电平晶体管包括一第十一晶体管Mil和一第十三晶体管M13。该第十晶体 管M10和该第十二晶体管M12的漏极均接收来自外部电路的第一 时钟信号CLK， 二者的栅极均连接至该第一节点1， 二者的源极分 别连接至该第十一晶体管Mil和该第十三晶体管M13的漏极，并 分别作为第一输出端VOUT1和第二输出端VOUT2。该第十一晶体 管Mil和该第十三晶体管M13的栅极均连接至该第二节点2, 二者 的源极均接收外部电路提供的低电平信号VGL。
该测试电路216包括一第十四晶体管M14和一测试输入端3， 该第十四晶体管M14的栅极连接至漏极，且该漏极作为该测试输入 端3，其源极连接至第一节点1。
该第二位移寄存单元22的电路结构与该第一位移寄存单元21 的电路结构相同，其也包括十四个晶体管T1 T14， 一信号输入端 VIN2、 一第一输出端VOl、 一第二输出端V02。该第二位移寄存单 元22与该第一位移寄存单元21的区别在于该第二移位寄存单元 22接收该第一移位寄存单元21的第一输出端VOUT1作为信号输入 端VIN2,其第一输出端VOl与该第一移位寄存单元21的第二晶体 管M2和第七晶体管M7的栅极连接；其第九晶体管T9的栅极与该 第一移位寄存单元21的第七晶体管M7的漏极相连；其第三晶体管 T3的栅极和其第十晶体管T10与第十二晶体管T12的漏极均接收 外部电路提供的第二时钟信号CLKB。
请一并参阅图5,是该第一移位寄存单元21和该第二移位寄存 单元22的工作时序图。在tl时间段之前，信号输入端VIN1接入 高电平，该第一晶体管Ml导通，则该第一节点1处于高电平，从 而该第十晶体管M10和该第十二晶体管M12导通；并使该第六晶 体管M6和该第四晶体管M4导通，该低电平信号VGL经由该第四 晶体管M4输出至该第三晶体管M3的漏极，且经由该第六晶体管 M6输出4氐电平信号VGL至该第二节点2。在tl时间,爻内，该第一 时钟信号CLK由低电平信号VGL变至高电平信号VGH。该第一移 位寄存单元21的第一输出端VOUT1和第二输出端VOUT2均输出该输出电路215接收的第一时钟信号CLK,即输出高电平信号VGH, 该高电平信号VGH传送至该第二移位寄存单元22的信号接收端 VIN2。同时，该第一逻辑电路212接收该第一时钟信号CLK，开启 该第三晶体管M3,但是，该第三晶体管M3的漏极接收低电平信号 VGL，从而使该第五晶体管M5截止，该第二节点2保持低电平信 号VGL。因而，该第二节点2输出低电平信号VGL至该信号输出 电路215，该第十一晶体管Mil和该第十三晶体管M13截止，以保 证该第一输出端VOUTl和该第二输出端VOUT2输出的信号不受该 第十一晶体管Mil和该第十三晶体管M13的源极接低电平信号 VGL的影响，不产生噪声(Ripple)。该第二移位寄存单元22接收的第二时钟信号CLKB为低电平 信号VGL;该第二移位寄存单元22的输入端VIN2接收该第 一移位 寄存单元21的第一输出端VOUT1输出的高电平信号VGH，开启该 第 一晶体管Tl，该第 一晶体管Tl输出该高电平信号VGH以开启该 第十晶体管T10和第十二晶体管T12，在tl时间段内，该第一输出 端VOl和第二输出端V02输出该第二时钟信号CLKB,即低电平 信号VGL。同时，因该第二时钟信号CLKB为低电平信号VGL，所 以，该第三晶体管T3和该第五晶体管T5截止，该第四和第六晶体 管T4和T6开启，输出低电平信号VGL截止该第十一和第十三晶 体管Tll和T13。该第二移位寄存器22输出的低电平信号VGL传 送至该第一移位寄存单元21，截止其第二晶体管M2,以保证该第 一移位寄存单元21第一节点1为高电平。在t2时间段内，该第一移位寄存单元21接收的第一时钟信号 CLK由高电平信号VGH转换为低电平信号VGL。该第一移位寄存 单元21的信号输入端VIN1接收一低电平信号VGL,该第一晶体管 Ml截止，该第一节点l保持高电平，该第十晶体管M10和该第十 二晶体管M12保持开启状态，该第一输出端VOUT1和第二输出端 VOUT2输出时钟信号CLK,即输出低电平信号VGL。同时，该第 四晶体管M4和该第六晶体管M6保持开启状态，截止该第十一和第十三晶体管Mil和M13。在t2时间内，该第二移位寄存单元22接收的第二时钟信号 CLKB由低电平信号VGL转换为高电平信号VGH,该第一移位寄 存单元21输出的低电平信号,VGL输入该第二移位寄存单元22的信 号输入端VIN2，截止该第一晶体管Tl，该第十晶体管T10和该第 十二晶体管T12的保持导通，该第一输出端V01和该第二输出端 V02输出该第二时钟信号CLKB,即输出高电平信号VGH。同时， 该第二时钟信号CLKB打开该第三晶体管T3，由于该第四晶体管 T4和第六晶体管T6保持导通状态，因而，输入第十一晶体管Tll 和第十三晶体管T13的栅极信号仍然为低电平信号VGL，截止该第 十一晶体管Tll和该第十三晶体管T13,防止该第一输出端VOl和 该第二输出端V02输出的电信号产生噪声，保持输出高电平信号 VGH。该第一输出端VOl输出的高电平信号VGH反馈回该第一移位 寄存单元21的第二晶体管M2的栅极，以使该信号输入电路211输 出低电平信号VGL至该第一节点1，截止该第十晶体管M10和该 第十二晶体管M12。同时，该第一输出端VOl输出的高电平信号 VGH反馈回该第七晶体管M7的栅极，打开该第七晶体管M7，输 出高电平信号VGH至该第十一晶体管Mil和该第十三晶体管M13, 该第十一晶体管Mil和该第十三晶体管M13导通，保持该第一移 位寄存单元21的第一输出端V0UT1和第二输出端VOUT2输出低 电平信号VGL。t2时间段以后，该第一移位寄存单元21的信号输入端VIN1保 持接收该低电平信号VGL，该第四晶体管M4、该第六晶体管M6、 该第十晶体管M10和第十二晶体管M12保持截止，该第一逻辑转 换单元212接收的时钟信号CLK保持该第十一晶体管Mil和该第 十三晶体管M13的导通，该第一输出端VOUT1和该第二输出端 VOUT2保持输出低电平信号VGL。同理可知，t2时间段以后，该 第二移位寄存单元22的第一输出端V01和第二输出端V02保持输出低电平信号VGL。该第 一移位寄存单元21的测试电路216和该第二移位寄存单元 22的测试电路均在正常工作状态下保持截止状态，对该移位寄存器 20的工作无影响，当该移位寄存器20应用于驱动液晶显示面板后， 测试该液晶显示面板时，该移位寄存器20的测试电路方才导通。该 第三逻辑电路214作为该第一移位寄存单元21的清零电路，在该位 移暂存电路20工作前，该第三逻辑电路214的第八晶体管M8和第 九晶体管M9的栅极均外接清零信号对该第一移位寄存单元21清 令。自工作时序来看，由于该第一移位寄存单元21的时钟信号晶体 管M10和M12导通输出时钟信号时，该第二移位寄存单元22的时 钟信号晶体管T10和T12导通，输出时钟信号由于该第一移位寄存 单元21和第二移位寄存单元22接收的时钟信号相反，因而，该第 一移位寄存单元21和第二移位寄存单元22输出的信号无重叠。另， 当该第二移位寄存单元22输出的信号为高电平信号VGH,即可使 该第一移位寄存单元21的第十晶体管M10与该第十二晶体管M12 截止，从而保证该第一移位寄存单元21输出低电平信号VGL,与 该第二移位寄存单元22输出的信号相反，不重叠。还有，该第一移位寄存单元21的输出电路215的第十晶体管 M10和该第十二晶体管M12的栅极接于该第一节点1，当该第十晶 体管M10和该第十二晶体管M12接收的第一时钟信号CLK由低电 平信号VGL变至高电平信号VGH时，由于受该第十晶体管M10和 该第十二晶体管M12内部寄生电容的影响，该第十晶体管M10和 该第十二晶体管M12栅极电压变高，该第 一节点1的电位也净皮拉高。 但是，本发明的第一逻辑电路212的第四晶体管M4和第六晶体管 M6连接于该第 一节点1，该第四晶体管M4和第六晶体管M6的栅 极电压也被拉高，则该第四晶体管M4和第六晶体管M6的漏极电 压进一 步变低，受该第四晶体管M4和第六晶体管M6内部寄生电 容的影响，其栅极电压将变低，反馈回该第一节点1,以压制该第十晶体管M10和该第十二晶体管M12的阈值电压漂移，从而保证 该第一位移暂存电路21输出稳定。请参阅图6,是应用图3所示的移位寄存器20的液晶显示器的 结构示意图。该液晶显示器30包括一液晶显示面板31、 一数据驱 动电路32和一扫描驱动电路33。该液晶显示面板31包括一上基板 (图未示)、 一下基板(图未示)和一夹持在上基板与下基板间的液晶层 (图未示)，且在该下基板邻近液晶层一侧设置有一用于控制液晶分 子扭转状况的薄膜晶体管阵列(图未示)。该扫描驱动电路33输出扫 描信号以控制该液晶显示面板31之薄膜晶体管矩阵的导通与截止 状态，该数据驱动电路32输出数据信号控制该液晶显示面板31显 示画面变化。该扫描驱动电路33和该数据驱动电路32皆利用该移 位寄存器20控制扫描信号与数据信号的输出时序，从而控制该液晶 显示面板31的显示。该移位寄存器20可与该液晶显示器30的薄膜 晶体管阵列在同 一 工艺内形成。由于该移位寄存器20的各级移位寄存单元的输出不存在信号 重叠现象，因而使得使用该移位寄存器20作为扫描驱动电路32和 数据驱动电路33的液晶显示器30在进行列扫描或行扫描时，其输 出扫描信号和数据信号不会产生信号干扰，从而避免显示画面出现 色差。
权利要求
1.一种移位寄存器，其包括多个移位寄存单元，其特征在于两相邻移位寄存单元所接收的两时钟信号反相，每一移位寄存单元均包括一信号输出电路，其接收来自外部电路的一时钟信号，其包括一时钟晶体管，其输出该第一时钟信号；和一电平晶体管，其输出的信号为一恒低电平信号；一信号输入电路，其接收前一移位寄存单元的输出信号，导通该时钟晶体管，并在该时钟晶体管导通一时钟周期后，接收后一位移暂存电路的输出信号以截止该时钟信号；一第一逻辑电路，其接收该时钟信号和该信号输入电路输出的信号，在该时钟晶体管导通时，截止该电平晶体管；和一第二逻辑电路，其接收后一级的输出信号，以导通该电平晶体管；其中，当该信号输入电路输出一导通信号至该时钟晶体管和该第一逻辑电路，该第一逻辑电路输出一截止信号，截止该电平晶体管，该信号输出电路通过该时钟晶体管输出该时钟信号；反之，当该信号输入电路输出截止信号时，该时钟晶体管截止，该第二逻辑电路输出一导通信号以开启该电平晶体管，该信号输出电路输出为该电平信号，该第一逻辑电路接收该时钟信号以维持该电平信号输出。
2. 如权利要求1所述的移位寄存器，其特征在于该移位寄存 单元是由多个NMOS型晶体管组成。
3. 如权利要求2所述的移位寄存器，其特征在于该信号输入 电路、该第一逻辑电路和该信号输出电路交汇形成一第一节点；该 第二逻辑电路、该第三逻辑电路和该信号输出电路交汇形成一第二 节点。
4. 如权利要求3所述的移位寄存器，其特征在于该信号输入 电路包括一第一晶体管和一第二晶体管；该第一晶体管的源极接收 来自外部电路的高电平信号，其栅极接收前一移位寄存单元输出信 号，其漏极连接至该第二晶体管的源极且一 并输出至该第 一 节点； 该第二晶体管的栅极接收后 一 位移暂存电路的输出信号，其漏极接收外部电路的低电平信号。
5. 如权利要求3所述的移位寄存器，其特征在于该第一逻辑 电路包括一第三晶体管、 一第四晶体管、 一第五晶体管和一第六晶 体管；该第三晶体管的栅极接收来自外部电路的时钟信号，其漏极 接收来自外部电路的高电平信号，源极与该第四晶体管的漏极连接； 该第四晶体管的栅极连接该第一节点，其源极接收来自外部电路的低电平信号，其漏极连接至该第五晶体管的栅极；该第五晶体管的 漏极接收来自外部电路的高电平信号，其源极连接至该第六晶体管 的漏极，并接收本级的触发信号；该第六晶体管的栅极连接至该第 四晶体管的栅极，其源极接收一来自外部电路的低电平信号。
6. 如权利要求3所述的移位寄存器，其特征在于该第二逻辑 电路，该第二逻辑电路包括一第七晶体管；该第七晶体管的栅极与 后一移位緩存单元的输出端连接，其漏极接收来自外部电路的高电 平信号，其源极接收该本级的触发信号并连接至该第二节点。
7. 如权利要求3所述的移位寄存器，其特征在于该移位寄存 单元进一步包括一第三逻辑电路，该第三逻辑电路包括一第八晶体 管和一第九晶体管；该第八晶体管的栅极连接至该第二节点，其源 极与该第九晶体管的漏极相连，其漏极连接至该第一节点；该第九 晶体管的栅极接收该上级的触发信号，其源极接收外部低电平信号， 该第三逻辑电路用于将该移位寄存器清零。
8. 如权利要求3所述的移位寄存器，其特征在于该信号输出 电路的时钟晶体管包括一第十晶体管和一第十二晶体管，该电平晶 体管包括一第十一晶体管和一第十三晶体管；该第十晶体管和该第 十二晶体管的漏极均接收来自外部电路的时钟信号，二者的栅极均 连接至该第 一 节点，二者的源极分别连接至该第十 一 晶体管和该第 十三晶体管的漏极，并分别作为一第一输出端和一第二输出端；该 第十 一 晶体管和该第十三晶体管的栅极均连接至该第二节点，二者的源极均接收外部电路提供的低电平信号。
9. 如权利要求3所述的移位寄存器，其特征在于该移位寄存 单元进一步包括一测试电路，其包括一第十四晶体鲁，其栅极与漏 极接收来自外部电路的测试信号，其源极连接至该第一节点。
10. —种液晶显示器，其包括一液晶面板， 一数据驱动电路，和一扫描驱动电路，该数据驱动电路与该扫描驱动电路均包括一移位寄存器，其特征在于该移位寄存器为权利要求1至9项中任意一 项所述的移位寄存器。
全文摘要
本发明是关于一种移位寄存器和采用该移位寄存器的液晶显示器。该液晶显示器包括一液晶面板、一数据驱动电路和一扫描驱动电路。该数据驱动电路和该扫描驱动电路均包括一移位寄存器。每一移位寄存器包括多个移位寄存单元，两相邻移位寄存单元所接收的时钟信号相反，前一移位寄存单元的输出信号为后一移位寄存单元的输入信号，后一移位寄存单元的输出信号反馈回该前一移位寄存单元。每一移位寄存单元均包括一信号输出电路、一信号输入电路、一第一逻辑转换电路和一第二逻辑电路。本发明的移位寄存器和液晶显示器输出信号无干扰。
文档编号G11C19/28GK101295546SQ200710074230
公开日2008年10月29日 申请日期2007年4月27日 优先权日2007年4月27日
发明者杨文辉, 陈思孝 申请人:群康科技(深圳)有限公司;群创光电股份有限公司