专利名称：移位寄存器及液晶显示装置的制作方法
技术领域：
本发明涉及一种移位寄存器及采用该移位寄存器的液 晶显示装置。
背景技术：
目前薄膜晶体管(Thin Film Transistor, TFT)液晶显示装 置已逐渐成为各种数字产品的标准输出设备，在制造过程 中，需要设计适当的驱动电路以保证其稳定工作。通常，液晶显示装置的驱动电路包括一数据驱动电路及 一扫、描驱动电路。数据驱动电路用于控制每一像素单元的显 示亮度，扫描驱动电路则用于控制薄膜晶体管的导通与截 止。该二驱动电路均应用移位寄存器作为核心电路单元。通 常，移位寄存器是由多个移位寄存单元串联而成，并且前一 移位寄存单元的输出信号为后一移位寄存单元的输入信号。请参阅图l，其是一种现有技术移位寄存器的移位寄存 单元的电路图。该移位寄存单元100包括一第一时钟反相电 路IIO、 一换流电路120及一第二时钟反相电路130。该移位寄 存单元100的各电路均由PMOS(P國channel Metal-Oxide Semiconductor, P沟道金属氧化物半导体)型晶体管组成，每 一 PMOS型晶体管均包括 一 栅极、 一 源极及 一 漏极。该第一时钟反相电路110包括一第一晶体管M1、 一第二 晶体管M2、 一第三晶体管M3、 一第四晶体管M4、 一第一输 出端V01及一第二输出端V02。该第 一 晶体管Ml的栅极接收 该移位寄存单元100的前一移位寄存单元的输出信号VS，其 源极接收来自外部电路的高电平信号VDD ，其漏极连接至该 第二晶体管M2的源极。该第二晶体管M2的栅极及其漏极接收来自外部电路的低电平信号VSS。该第三晶体管M3及该第 四晶体管M4的栅极均接收来自外部电路的反相时钟信号 5E， 两者的漏极分别作为该第一时钟反相电路110的第一输 出端VOl及第二输出端V02，且该第三晶体管M3的源极连接 至该第 一 晶体管M1的漏极，该第四晶体管M4的源极连接至 该第 一 晶体管M1的栅极。该换流电路120包括 一 第五晶体管M5 、 一第六晶体管M6 及一信号输出端VO。该第五晶体管M5的栅极连接至该第一 输出端VOl，其源极接收来自外部电路的高电平信号VDD, 其漏极连接至该第六晶体管M6的源极。该第六晶体管M6的 栅极连接至该第二输出端V02 ， 其漏极接收来自外部电路的 低电平信号VSS,其源极是该移位寄存单元100的信号输出端vo。该第二时钟反相电路130包括一第七晶体管M7、 一第八 晶体管M8 、 一第九晶体管M9及 一 第十晶体管M1 0 。该第七晶 体管M7的栅极连接至该信号输出端VO，其源极接收来自外 部电路的高电平信号VDD ， 其漏极连接至该第八晶体管M8 的源极。该第八晶体管M8的栅极及其漏极均接收来自外部电 路的低电平信号VSS 。该第九晶体管M9的源极连接至该第一 输出端VOl，其栅极接收来自外部电路的时钟信号CK，其漏 极连接至该第七晶体管M7的漏极。该第十晶体管的栅极接收 外部电路的时钟信号CK ，其源极连接至该第二输出端V02 , 其漏极连接至该信号输出端VO 。 .'请一并参阅图2， 其是该移位寄存单元100的工作时序 图。在T1时间内，该前一移位寄存单元的输出信号VS由高电 平跳变为低电平，反相时钟信号^由低电平跳变为高电平， 则使该第三晶体管M3及该第四晶体管M4截止，进而使该第 一时钟反相电路110断开。而该时钟信号CK由高电平跳变为 低电平，使该第九晶体管M9及该第十晶体管M10导通，进而 使该第二时钟反相电路130导通，而该信号输出端VO初始状页态的高电平经该第十晶体管M 1 0 ,使该第六晶体管M6截止， 而该第八晶体管M8输出的低电平经由该第九晶体管M9 , 使 该第五晶体管M5导通，进而使其源极的高电平信号VDD输出 至该信号输出端VO，故该信号输出端VO保持高电平输出。在T2时间内，该反相时钟信号^由高电平跳变为低电 平，则使该第三晶体管M3及该第四晶体管M4导通，进而使 该第 一 时钟反相电路110导通。而该时钟信号CK由低电平跳 变为高电平，则使该第九晶体管M9及该第十晶体管M10截 止，进而使该第二时钟反相电路130断开。该输入信号VS由 高电平跳变为低电平，则使该第 一 晶体管Ml导通，其源极的 高电平VDD经该第三晶体管M3截止该第五晶体管M5 ，且该 输入信号VS的低电平经该第四晶体管M4导通该第六晶体管 M6，使该信号输出端VO输出低电平。在T3时间内，该反相时钟信号^由4氐电平跳变为高电 平，则使该第三晶体管M3及该第四晶体管M4截止，进而使 该第一时钟反相电路110断开。而该时钟信号CK由高电平跳 变为低电平，使该第九晶体管M9及该第十晶体管M 1 0导通， 进而使该第二时钟反相电路130导通。该信号输出端VO的低 电平导通该第七晶体管M7 ，其源极的高电平经该第九晶体管 M9截止该第五晶体管M5。同时，该信号输出端VO的低电平 亦经该第十晶体管M1 0导通该第六晶体管M6 ，该第六晶体管 M6的漏极低电平使该信号输出端VO保持低电平输出。在T4时间内，该反相时钟信号^由高电平跳变为低电 平，则使该第三晶体管M3及该第四晶体管M4导通，进而使 该第 一 时钟反相电路11 0导通。而该时钟信号CK由低电平跳 变为高电平，使该第九晶体管M9及该第十晶体管M 1 0截止， 进而使该第二时钟反相电路120断开。输入信号VS的高电平 经该第四晶体管M4截止该第六晶体管M6 ，而该第二晶体管 M2的漏极低电平经该第三晶体管M3导通该第五晶体管M5, 使其源极的高电平输出至该信号输出端VO ,使该信号输出端VO的输出由4氐电平跳变为高电乎。从工作时序图可见，该移位寄存单元100的前一级移位 寄存单元于T1时间与T2时间内输出低电平信号，而该移位寄 存单元1 00于T2时间与T3时间内输出低电平信号，该二低电 平信号在T2时间存在重叠情况。而该低电平信号为有效信 号，即由该多个移位寄存单元1 00构成的移位寄存器输出的 各级有效信号互相之间有重叠。另外，该移位寄存器可应用于液晶显示装置以及其它数 字电子产品中。例如液晶显示装置的数据驱动电路或扫描驱 动电路需要该移位寄存器实现列扫描或行扫描的功能。但 是，该移位寄存器输出的各级有效信号互相之间有重叠，当 数据驱动电路或扫描驱动电路进行逐行或逐列扫描时，会存 在相邻两列或两行同时进行扫描的现象，从而导致加载信号 产生相互干扰。发明内容为了解决现有技术中移位寄存器输出的有效信号有重 叠的问题，本发明提供一种输出有效信号无重叠的移位寄存 器。同时也有必要提供一种可避免信号干扰的液晶显示装置。一种移位寄存器，其包括多个移位寄存单元，每一移位寄存单元均受外部电路的时钟信号、前一级移位寄存单元的输出信号及后 一 级移位寄存单元的反相输出信号控制每一移位寄存单元包括一第一上拉电路、 一第二上拉电路、一第一下拉电路、 一 第二下拉电路、 一第一反相电路、一第二反相电路及一输出电路0该第一、第二上拉电路、第一、第二下4立电路及该输出电路具有 一 第 一 公共节点，该第一上拉电路、第二下拉电路及该输出电路具有一第二公共节,氛该第一反相电路连接在该第一、第二公共节点之间。该第一、第二上拉电路为该第一公共节点提供高电平信号，该第一、第 二下拉电路为该第 一 公共节点提供低电平信号，该输出电路 在该第 一 、第二公共节点的控制下选择输出时钟信号或低电 平信号，该第二反相电路将输出电路的输出信号反相后输 出。一种液晶显示装置，其包括 一 液晶显示面板、 一 数据驱 动电路及 一 扫描驱动电路，该数据驱动电路为该液晶显示面 板提供数据信号，该扫描驱动电路为该液晶显示面板提供扫 描信号。该数据驱动电路及该扫描驱动电路分别包括 一 移位 寄存器以控制数据信号与扫描信号的输出时序，该移位寄存 器包括多个移位寄存单元，每一移位寄存单元均受外部电路 的时钟信号、前一级移位寄存单元的输出信号及后一级移位 寄存单元的反相输出信号控制。每一移位寄存单元包括一第 一上拉电路、 一第二上拉电路、 一第一下拉电路、 一第二下 拉电路、 一第一反相电路、 一第二反相电路及一输出电路， 该第一、第二上拉电路、第一、第二下拉电路及该输出电路 具有一第一/>共节点，该第一上拉电路、第二下拉电路及该 输出电路具有一第二公共节点。该第一反相电路连接在该第 一 、第二公共节点之间，该第 一 、第二上拉电路为该第 一 公 共节点提供高电平信号，该第一、第二下拉电路为该第一公 共节点提供低电平信号。该输出电路在该第 一 、第二公共节 点的控制下选择输出时钟信号或低电平信号，该第二反相电 路将输出电路的输出信号反相后输出。与现有技术相比，本发明移位寄存器的各级移位寄存单 元输出的高电平信号互相之间均没有重叠，而该高电平信号 为有效信号，即本发明移位寄存器输出的各级有效信号互相 之间没有重叠。与现有技术相比，本发明液晶显示装置的移位寄存器的 各级移位寄存单元输出的高电平信号互相之间均没有重叠， 而该高电平信号为有效信号，即本发明移位寄存器输出的各级有效信号互相之间没有重叠。因此该扫描驱动电路或数据 驱动电路在进行行扫描或列扫描时，其输出扫描信号或数# 信号不会产生信号千扰，从而提高了本发明液晶显示装置的 显示效果。
图l是一种现有技术移位寄存单元的电路示意图。图2是图l中移位寄存单元所在移位寄存器的时序示意图。图3是本发明移位寄存器较佳实施方式的结构示意图。 图4是图3的移位寄存单元的电路示意图。 图5是图3中移位寄存器的时序示意图。图6是本发明液晶显示装置较佳实施方式的结构示意图。
具体实施方式
请参阅图3，其是本发明移位寄存器较佳实施方式的结 构示意图。该移位寄存器20包括多个結构相同的移位寄存单 元200 ， 该多个移位寄存单元200依次串联。每 一 移位寄存单 元200包括 一 时钟信号输入端CK、 一第 一 输入端VIN1 、 一第 二输入端VIN2、 一输出端VOUT、 一反相输出端VOUTB、 一 高电平输入端VH及 一 低电平输入端VL。每一移位寄存单元 200的时钟信号输入端CK接收外部电路(图未示)的时钟信号 CK,其高电平输入端VH接收外部电路(图未示)的高电平信号 VDD，其低电平输入端VL接收外部电路(图未示)的低电平信 号VSS。其第 一输入端VIN1电连接至前 一 级移位寄存单元200 的输出端VOUT，其第二输入端VIN2电连接至后一级移位寄 存单元200的反相输出端VOUTB，其输出端VOUT电连接至后 一级移位寄存单元200的第一输入端VIN1 , 其反相输出端 VOUTB电连接至前一级移位寄存单元200的第二输入端VIN2。 即前 一 级移位寄存单元200的输出信号为后 一 银移位 寄存单元200的第 一输入信号，后一级移位寄存单元200的反 相输出信号为前一级移位寄存单元200的第二输入信号，且 每一移位寄存单元同时由外部电路的时钟信号、高电平信号 及低电平信号控制。请参阅图4，其是图3的移位寄存单元的电路示意图。该 移位寄存单元200包括一第一上拉电路31、 一第二上拉电路 32、 一第一下拉电路33、 一第二下拉电路34、 一第一反相器 35、 一输出电路36及一 第二反相器37。该第一上拉电路31、 第二上拉电路32、第一下拉电路33、第二下拉电路34及该输 出电路36具有一第 一公共节点P1。该第一上拉电路31、第二 下拉电路33及该输出电路36具有 一 第二公共节点P2。该第一 反相器35连接在该第 一 、第二公共节点Pl 、 P2之间，该第一 、 第二上拉电路31、 32为该第一公共节点P1提供高电平信号， 该第一、第二下拉电路33、 34为该第 一公共节点Pl提供低电 平信号。该第一上拉电路31受该第一输入端VIN1及该第二公 共节点P2控制，该第二上拉电路32受该第 一 、第二输入端 VIN1、 VIN2控制，该第 一 下拉电路33受该第 一 输入端VIN1 控制，该第二下拉电路34受该第二输入端VIN2及该第二公共 节点P2控制。该输出电路36在第一、第二公共节点P1、 P2的 控制下选择输出时钟信号CK或低电平信号VSS至该输出端 VOUT，该第二反相器37将输出端VOUT的信号反相后输入至 该反相输出端VOUTB。该第一上拉电路31包括一第一晶体管M1及一第二晶体 管M2，该第一、第二晶体管M1、 M2是PMOS型晶体管。该第 一晶体管M1的栅极电连接该第 一 输入端VIN1 ， 其源极电连 接该高电平输入端VH ，其漏极电连接该第二晶体管M2的源 极。该第二晶体管M2的栅极电连接该第二公共节点P2 ，其漏 极电连接该第 一 公共节点P1 。该第二上拉电路32包括一第三晶体管M3及一第四晶体管M4，该第三、第四晶体管M3、 M4是PMOS型晶体管。该第 三晶体管M3的栅极电连接该第一输入端VIN 1 ， 其源极电连 接该高电平输入端VH ， 其漏极电连接该第四晶体管M4的源 极。该第四晶体管M4的栅极电连接该第二输入端VIN2 , 其 漏才及电连接该第一 7>共节点P 1 。该第一下拉电路33包括一第五晶体管M5，该第五晶体管 M5是NMOS型晶体管。该第五晶体管M5的栅极电连接该第一 输入端VINl,其源极电连接该第 一公共节点Pl ，其漏极电连 接该低电平输入端VL。该第二下拉电路34包括 一 第六晶体管M6及 一 第七晶体 管M7， 该第六、第七晶体管M6、 M7是NMOS型晶体管。该 第六晶体管M6的栅极电连接该第二公共节点P2 ，其源极电连 接该第 一 公共节点P 1 ，其漏极电连接该第七晶体管M7的源 极，该第七晶体管M7的栅极电连接该第二输入端VIN2,其 漏极电连接该低电平输入端VL 。该输出电路36包括 一 第八晶体管M8 、 一第九晶体管M9 、 一第十晶体管M10及一 緩冲器361 ，该第八晶体管M8是PMOS 型晶体管，该第九、第十晶体管M9、 M10是NMOS型晶体管， 该緩冲器361主要用于保持该移位寄存单元200的输出波形， 避免输出波形失真。该第八晶体管M8的栅极电连接该第 一 公 共节点P 1 ，其源极电连接该时钟信号输入端CK ，其漏极电连 接该第十晶体管M10的源极。该第九晶体管M9的栅极电连接 该第二公共节点P2 ,其源极电连接该时钟信号输入端CK ，其 漏极电连接该第十晶体管M 1 0的源极。该第十晶体管M 1 0的 栅极电连接该第 一 公共节点P 1 ，其漏极电连接该低电平输入 端VL，其源极通过该緩沖器361电连接该输出端VOUT。请一并参阅图5，其是图3中移位寄存器20的时序示意 图。用n表示某一级移位寄存单元200,其前一级及后一级分 别用n-l 、 n+l表示。在T1时间内，对于第n级移位寄存单元200,第一输入端VIN1接收第n-l级输出信号VOl为高电平，则第 一 晶体管Ml 截止，第三晶体管M3截止，第五晶体管M5导通。第一公共 节点Pl被下拉为低电平，则第八晶体管M8导通、第十晶体管 M10截止。第 一公共节点Pl的低电平经过该第 一 反相器35后 变为高电平，即第二公共节点P2为高电平，则第二晶体管M2 截止，第六晶体管M6导通，第九晶体管M9导通。第二输入端VIN2接收第n+l级反相输出端的输出信号^55为高电平， 则第四晶体管M4截止，第七晶体管M7导通，第 一 公共节点P 1稳定保持低电平信号，则第二公共节点P2稳定保持高电平信号。时钟信号CK分别通过第八晶体管M8及第九晶体管M9分二路输入至该緩冲器361 ，此时该时钟信号CK为低电平，故输出端VOUT的输出信号V02为低电平。在T2时间内，对于第n级移位寄存单元200,第一输入端VIN1接收第n-l级输出信号VOl为低电平，则第 一 晶体管Ml导通，第三晶体管M3导通，第五晶体管M5截止，因第二公共节点P2仍保持高电平信号，则第二晶体管M2截止，第六晶体管M6导通，第九晶体管M9导通。第二输入端VIN2接收第n+l级反相输出端的输出信号V5§为高电平，则第四晶体管 M4截止，第七晶体管M7导通，第 一 公共节点Pl继续保持低 电平信号，则第八晶体管M8导通、第十晶体管M10截止，同 时第二公共节点P2稳定保持高电平信号。时钟信号CK分别通 过第八晶体管M8及第九晶体管M9分二路输入至该緩冲器 361 ,此时该时钟信号CK为高电平，故输出端VOUT的输出信 号V02为高电平。在T3时间内，对于第n级移位寄存单元200,第一输入端 VIN1接收第n-l级输出信号VOl为低电平，则第 一 晶体管Ml 导通，第三晶体管M3导通，第五晶体管M5截止。笫二输入端VIN2接收第n+l级反相输出端的输出信号^55为低电平， 则第四晶体管M4导通，第七晶体管M7截止，第一公共节点 Pl被上拉为高电平信号，则第八晶体管M8截止、第十晶体管M10导通。第一公共节点P1的高电平经过该第一反相器35后 变为低电平，即第二公共节点P2为低电平，则第二晶体管M2 导通，第六晶体管M6截止，第九晶体管M9截止。低电平信 号通过该第十晶体管M10后输入至该緩冲器361 ，故输出端 VOUT的输出信号V02为低电平。在T4时间内，对于第n级移位寄存单元200，第一输入端 VIN1接收第n-l级输出信号VOl为低电平，则第 一 晶体管Ml 导通，第三晶体管M3导通，第五晶体管M5截止，因第二公 共节点P2仍保持低电平信号，则第二晶体管M2导通，第六晶 体管M6截止，第九晶体管M9截止。第一公共节点P1被上拉 为高电平信号，则第八晶体管M8截止、第十晶体管M10导通。 第二输入端VIN2接收第n+l级反相输出端的输出信号^55为 高电平，则第四晶体管M4截止，第七晶体管M7导通，第一 公共节点Pl稳定保持高电平信号，则第二公共节点P2稳定保 持低电平信号。低电平信号通过该第十晶体管M10后输入至 该緩冲器361 ， 故输出端VOUT的输出信号V02为低电平。与现有技术相比，从工作时序图可见，第n-l级移位寄存 单元200仅在Tl时间内输出高电平信号，第n级移位寄存单元 200仅在T2时间内输出高电平信号，第n+l级移位寄存单元 200仅在T3时间内输出高电平信号，由此可见，各级移位寄 存单元200输出的高电平信号互相之间均没有重叠，而该高 电平信号为有效信号，即本发明移位寄存器20输出的各级有 效信号互相之间没有重叠。本发明移位寄存器20的每 一 移位寄存单元200都需要一 时钟信号、前一级的输出信号及后一级的反相输出信号作为 控制信号，并通过该第一上拉电路31、第二上拉电路32、第 一下拉电路33及第二下拉电路34控制该第 一公共节点Pl ，而 该第二公共节点P2受该第 一 公共节点Pl的控制，即该输出电 路36相当于仅受该第 一 公共节点Pl的控制。当该输出电路36 的输出信号为时钟信号CK时，该时钟信号CK是通过由该第八晶体管M8 、第九晶体管M9构成的二导电通路分别输出的， 因此该移位寄存器20可容忍较大的时钟信号上升时间或下 降时间，可接收外部高电平信号VDD的最大值及外部低电平 信号VSS的最小值的范围较现有技术也更宽。同时，该输出 端VOUT的电压准位也更为精确。每 一 移位寄存单元200的第 一 反相器35及第二反相器37 也可分别用一反相电路代替。该移位寄存器20可用于液晶显示装置以及其它数字电 子产品中。请参阅图6，其是一采用上述移位寄存器的液晶 显示装置的结构示意图'。该液晶显示装置2包括 一 液晶显示 面板21、 一数据驱动电路22及一扫描驱动电路23,该数据驱 动电路22及该扫描驱动电路23分别通过多个数据线与多个 扫描线与该液晶显示面板2 1连接。该液晶显示面板2 1包括一 上基板(图未示)、 一 下基板(图未示)及一 夹持于上基板与下 基板间的液晶层(图未示)，且于该下基板邻近液晶层 一 侧设 置有 一 用于控制液晶分子扭转状态的薄膜晶体管数组(图未 示)。该数据驱动电路22及该扫描驱动电路23分别包括一上述 移位寄存器20。该扫描驱动电路23在该移位寄存器20的控制 下依序输出高电平信号至该多个扫描线，以逐列控制该薄膜 晶体管矩阵的导通与关断状态。该数据驱动电路22依序输出 数据信号至该液晶显示面板2 1 ,以控制其显示画面变化。该 扫描驱动电路23及该数据驱动电路22皆利用该移位寄存器 20控制扫描信号与数据信号的输出时序，从而实现画面显 示。与现有技术相比，本发明移位寄存器20输出的各级有效 信号互相之间没有重叠，因此该扫描驱动电路23或数据驱动 电路22在进行行扫描或列扫描时，其输出扫描信号或数据信 号不会产生信号干扰，从而提高了该液晶显示装置2的显示 效果。
权利要求
1. 一种移位寄存器，其包括多个移位寄存单元，其特征在于每一移位寄存单元均受外部电路的时钟信号、前一级移位寄存单元的输出信号及后一级移位寄存单元的反相输出信号控制，每一移位寄存单元包括一第一上拉电路、一第二上拉电路、一第一下拉电路、一第二下拉电路、一第一反相电路、一第二反相电路及一输出电路，该第一、第二上拉电路、第一、第二下拉电路及该输出电路具有一第一公共节点，该第一上拉电路、第二下拉电路及该输出电路具有一第二公共节点，该第一反相电路连接在该第一、第二公共节点之间，该第一、第二上拉电路为该第一公共节点提供高电平信号，该第一、第二下拉电路为该第一公共节点提供低电平信号，该输出电路在该第一、第二公共节点的控制下选择输出时钟信号或低电平信号，该第二反相电路将输出电路的输出信号反相后输出。
2. 如权利要求1所述的移位寄存器，其特征在于每一移位 寄存单元还包括一时钟信号输入端、 一高电平输入端、 一低电 平输入端、 一第一输入端、 一第二输入端、 一输出端及一反相 输出端，该时钟信号输入端接收外部电路的时钟信号，该高电 平输入端接收外部电路的高电平信号，该低电平输入端接收外 部电路的低电平信号，该第一输入端电连接至前一级移位寄存 单元的输出端，该第二输入端电连接至后一级移位寄存单元的 反相输出端，该输出端电连接至后一级移位寄存单元的第一输 入端，该反相输出端电连接至前一级移位寄存单元的第二输入 端，该第 一 上拉电路受该第 一 输入端及该第二公共节点控制， 该第二上拉电路受该第一、第二输入端控制，该第一下拉电路 受该第一输入端控制，该第二下拉电路受该第二输入端及该第 二公共节点控制。
3. 如权利要求2所述的移位寄存器，其特征在于该第一上 拉电路包括 一 第 一 晶体管及 一 第二晶体管，该第 一 晶体管的栅 极电连接该第一输入端，其源极电连接该高电平输入端，其漏才及电连4妾该第二晶体管的源才及，该第二晶体管的4册极电连接该 第二公共节点，其漏极电连接该第一公共节点。
4. 如权利要求3所述的移位寄存器，其特征在子该第二上 拉电路包括 一 第三晶体管及 一 第四晶体管，该第三晶体管的栅 极电连接该第一输入端，其源极电连接该高电平输入端，其漏 极电连接该第四晶体管的源极，该第四晶体管的栅极电连接该 第二输入端，其漏极电连接该第一公共节点。
5. 如权利要求4所述的移位寄存器，其特征在于该第一下 拉电路包括 一 第五晶体管，该第五晶体管的栅极电连接该第一 输入端，其源极电连接该第 一 公共节点，其漏极电连接该低电 平输入端。
6. 如权利要求5所述的移位寄存器，其特征在于该第二下 拉电路包括 一 第六晶体管及 一 第七晶体管，该第六晶体管的栅 极电连接该第二公共节点，其源极电连接该第 一 公共节点，其 漏极电连接该第七晶体管的源极，该第七晶体管的栅极电连接 该第二输入端，其漏极电连接该低电平输入端。
7. 如权利要求6所述的移位寄存器，其特征在于该输出电 路包括 一 第八晶体管、 一 第九晶体管及 一 第十晶体管，该第八 晶体管的栅极电连接该第 一 公共节点，其源极电连接该时钟信 号输入端，其漏极电连接该第十晶体管的源极，该第九晶体管 的栅极电连接该第二输入端，其源极电连接该时钟信号输入端， 其漏极电连接该第十晶体管的源极，该第十晶体管的栅极电连 接该第 一 公共节点，其漏极电连接该低电平输入端，其源极电 连接该输出端。
8. 如权利要求7所述的移位寄存器，其特征在于该第一反 相电路是一反相器，该第二反相电路是一反相器，该第一、第 二、第三、第四及第八晶体管是PMOS型晶体管，该第五、第六、 第七、第九及第十晶体管是NMOS型晶体管。
9. 如权利要求7所述的移位寄存器，其特征在于该输出电 路还包括 一 緩沖器，该緩冲器串接在该第十晶体管的源极与该输出端之间。
10.—种液晶显示装置，其包括一液晶显示面板、 一数据驱动电路及 一 扫描驱动电路，该数据驱动电路为该液晶显示面板 提供数据信号，该扫描驱动电路为该液晶显示面板提供扫描信 号，该数据驱动电路及该扫描驱动电路分别包括 一 移位寄存器 以控制数据信号与扫描信号的输出时序，该移位寄存器包括多个移位寄存单元，其特征在于每一移位寄存单元均受外部电 路的时钟信号、前一级移位寄存单元的输出信号及后一级移位 寄存单元的反相输出信号控制，每一移位寄存单元包括一第一 上拉电路、 一第二上拉电路、 一第一下拉电路、 一第二下拉电 路、 一第一反相电路、 一第二反相电路及一输出电路，该第一、 第二上拉电路、第一、第二下拉电路及该输出电路具有一第一 公共节点，该第一上拉电路、第二下拉电路及该输出电路具有 一第二公共节点，该第一反相电路连接在该第一、第二公共节 点之间，该第 一 、第二上拉电路为该第 一 公共节点提供高电平 信号，该第一、第二下拉电路为该第一公共节点提供低电平信 号，该输出电路在该第 一 、第二公共节点的控制下选择输出时 钟信号或低电平信号，该第二反相电路将输出电路的输出信号 反相后输出。
全文摘要
本发明涉及一种移位寄存器及采用该移位寄存器的液晶显示装置。该液晶显示装置包括一液晶面板、一数据驱动电路及一扫描驱动电路。该数据驱动电路及该扫描驱动电路均包括一移位寄存器。每一移位寄存器包括多个移位寄存单元，每一移位寄存单元均受外部电路的时钟信号、前一级移位寄存单元的输出信号及后一级移位寄存单元的反相输出信号控制。每一移位寄存单元包括一第一上拉电路、一第二上拉电路、一第一下拉电路、一第二下拉电路、一第一反相电路、一第二反相电路及一输出电路。
文档编号G11C19/00GK101241765SQ20071007326
公开日2008年8月13日 申请日期2007年2月9日 优先权日2007年2月9日
发明者江建学, 陈思孝 申请人:群康科技(深圳)有限公司;群创光电股份有限公司