下拉控制电路及应用其的移位寄存器的制作方法

专利名称：下拉控制电路及应用其的移位寄存器的制作方法
技术领域：
本发明涉及一种移位寄存器，特别是有关一种高度可靠的下拉控制电路及应用其的移位寄存器。
背景技术：
液晶显示器(IXD)包含液晶显示面板，其中液晶显示面板由液晶单元与像素元件 所组成，每一像素元件对应于液晶单元。这些像素大体上经配置排列，以形成具有多个像素 行、列的矩阵。液晶显示面板通过驱动电路来驱动，其中驱动电路包含一栅极驱动器 (gatedriver)与一数据驱动(data driver)。栅极驱动器产生多个栅极信号连续施加于栅 线，用以一列一列地相继开启像素单元。数据驱动产生多个源极信号(数据信号)，例如，连 续的取样影像信号，同时施加于数据线上，并且同时栅极信号施加于栅线用以校准液晶显 示面板上的液晶单元的状态来控制其光线穿透度，从而显示影像于液晶显示面板。在这驱动电路中，移位寄存器用于栅极驱动器中，使产生多个栅极信号以连续驱 动栅线。为了降低节省成本，无不致力于将移位寄存器整合于液晶显示面板中。举例来说， 其中之一即是通过非晶硅薄膜晶体管(aSi TFTs)将移位寄存器制造组装于液晶显示面板 的一玻璃基材上，并且/或是在低温多晶硅晶体管(LTPS TFTs)上。图8绘示由数据驱动811与具有多级S/R的非晶硅(a_Si)移位寄存器812驱动 的液晶显示器800的电路功能图。移位寄存器的控制信号813包含六个时序信号CLK1， CLK2，...与CLK6、一启动信号ST施加于第一 S/R级以及一参考电压VSS。移位寄存器812 配置以根据控制信号813产生多个栅级信号Gl，G2，. . .，Gi,以通过栅线815来启动像素 814。数据驱动811配置以根据一影像数据产生多个数据信号Dl，D2，. . .，Di，从而通过数 据线输入至像素814以产生一对应显示框。图9绘示一种具有一下拉控制电路的一般非晶硅(a-Si)移位寄存器900的电路 图。下拉控制电路910包含四个相互电性耦接的晶体管T4，T5，T6与T7，用以控制晶体管 T8与T9。如图10与图11所示，在此配置下，节点K与节点P之间的电压差K(n)-P(n)在 操作过程中，则周期地处于高电压电位相当长一段时间。然而，当一高电压电位持续地施加 于晶体管Τ5—长段时间，将由于其承受的应力(stress)致使晶体管T5的特性恶化，并且 因而晶体管T5无法适切地作用运转，从而减低移位寄存器的可靠度。因此，迄今为止，本领域技术人员无不穷其努力找寻找解决之道，以改善上述的问 题症结。

发明内容
本发明的一态样是有关于适用于移位寄存器的下拉控制电路。本发明的一实施例 中，下拉控制电路包含一第一输入端、一第二输入端、一第三输入端、一释放电路、至少四个 晶体管T4，T5，T6与T7。第一输入端用以接收一第一控制电压VI，第二输入端用以接收一第二控制电压V2，而第三输入端用以接收一参考电压VSS。一释放电路具有一第一端电性 连接第二输入端、一第二端电性连接一节点K与一第三端电性连接第三输入端。晶体管T4具有一栅极电性连接第一端、一漏极电性连接栅极与一源极电性连接 释放电路的第二端。晶体管T5具有一栅极电性连接节点K、一漏极电性连接晶体管T4的漏 极与一源极电性连接一节点P。晶体管T6具有一栅极电性连接一节点Q、一漏极电性连接 节点K与一源极电性连接释放电路的第三端。晶体管T7具有一栅极电性连接晶体管T6的 栅极、一漏极电性连接节点P与一源极电性连接晶体管T6的源极。一实施例中，其中释放电路包含一晶体管T12具有一栅极、一漏极与一源极，分别 电性连接第一端、第二端与第三端。另一实施例中，释放电路包含三晶体管T12，T13与T14。晶体管T12具有一栅 极、一漏极电性连接第二端与一源极电性连接第三端。晶体管T13具有一栅极电性连接第 一端、一漏极电性连接栅极与一源极电性连接晶体管T12的栅极。晶体管T14具有一栅极 电性连接第一端、一漏极电性连接晶体管T12的栅极与一源极电性连接第三端。晶体管 T4-T6与晶体管T12-T14的至少一包含一金属氧化物半导体薄膜晶体管(MOS thin film transistor)0另一实施例中，第一控制电压VI、第二控制电压V2与参考电压VSS满足逻辑关系 VIAND V2AND CLK(m) = 0。本发明的另一态样是有关于一种具有多级的移位寄存器。每一级具有如上所述的 下拉控制电路。本发明的另一态样则是一种适用于移位寄存器的下拉控制电路。在一实施例中， 下拉控制电路包含一输入电路、一释放电路、一下拉电路以及一输出电路。输入电路电性耦 接一第一控制电压Vl。释放电路电性耦接输入电路、一第二控制电压V2与一参考电压VSS。 下拉电路电性耦接输入电路与释放电路。输出电路电性耦接输入电路与下拉电路。于一实施例中，第一控制电压VI、第二控制电压V2与参考电压VSS满足逻辑关系 VIAND V2AND CLK(m) = 0。于一实施例中，输入电路包含一晶体管T4，具有一栅极电性耦接第一控制电压 VI、一漏极电性连接栅极与一源极电性连接一节点K。下拉控制电路包含一晶体管T6，具有 一栅极电性连接一节点Q、一漏极电性连接节点K与一源极电性耦接一释放电路。输出电路 包含一晶体管T5以及一晶体管T7。晶体管T5具有一栅极电性连接节点K、一漏极电性连 接晶体管T4的漏极与一源极电性连接一节点P。晶体管T7具有一栅极电性连接晶体管T6 的栅极、一漏极电性连接节点P与一源极电性连接晶体管T6的源极。于一实施例中，释放电路包含一晶体管T12，具有一栅极电性耦接第二控制电压V2、一漏极电性连接晶体管T4的源极与一源极电性耦接参考电压VSS。在另一实施例中，释 放电路包含三晶体管T12，T13与T14。晶体管T12具有一栅极、一漏极电性连接晶体管T4 的源漏与一源极电性耦接参考电压VSS。晶体管T13具有一栅极电性耦接第二控制电压V2、 一漏极电性连接栅极与一源极电性连接晶体管T12的栅极。晶体管T14具有一栅极电性耦 接第二控制电压V2、一漏极电性连接晶体管T12的栅极与一源极电性耦接参考电压VSS。本发明的另一态样是一种具有多级的移位寄存器，其中每一极具有如上所述的下 拉控制电路。
本发明的另一态样则是有关一种移位寄存器。在一实施例中，移位寄存器包含多 级{Sj，n = 1，2，...，N，N 为一正整数。
每一级Sn包含一第一输入端IN1、一第二输入端IN2、一第三输入端IN3、一第四输 入端IN4、一第五输入端IN5、一第六输入端IN6、一第七输入端IN7、一第一输出端OUTl以 及一第二输出端0UT2。第一输入端mi用以接收一第一控制信号VI。第二输入端IN2用 以接收一第二控制信号V2。第三输入端IN3用以接收一第三控制信号V3。第四输入端IN4 用以接收一第四控制信号V4。第五输入端IN5用以接收一第五控制信号V5。第六输入端 IN6用以接收Slri级的一上拉输出信号F (n-1)。第七输入端IN7用以接收Sn+2级的一输出 信号G(n+1)。第一输出端OUTl用以输出一输出信号G(n)。第二输出端0UT2用以输出一 上拉输出信号F (η)。此外，每一级Sn包含一第一晶体管Tl、一第二晶体管Τ2以及一第三晶体管Τ3。第 一晶体管Tl具有一栅极电性连接第六输入端ΙΝ6、一漏极电性连接一节点Q与一源极电性 连接栅极。第二晶体管Τ2具有一栅极电性连接节点Q、一漏极电性连接第四输入端ΙΝ4与 一源极电性连接第二输出端0UT2。第三晶体管Τ3具有一栅极电性连接第二晶体管Τ2的栅 极、一漏极电性连接第五输入端ΙΝ5与一源极电性连接第一输出端0UT1。每一级Sn并且包含一下拉控制电路，具有相互电性耦接的一第四晶体管Τ4、一第 五晶体管Τ5、一第六晶体管Τ6、一第七晶体管Τ7与一释放电路。释放电路具有一第一端电 性连接第二输入端ΙΝ2、一第二端电性连接一节点K与一第三端电性连接第三输入端ΙΝ3。 第四晶体管Τ4具有一栅极电性连接第一输入端ΙΝ1、一漏极电性连接栅极与一源极电性连 接释放电路的第二端。第五晶体管Τ5具有一栅极电性连接节点K、一漏极电性连接第四晶 体管Τ4的漏极与一源极电性连接一节点P。第六晶体管Τ6具有一栅极电性连接一节点Q、 一漏极电性连接节点K与一源极电性连接释放电路的第三端。第七晶体管Τ7具有一栅极 电性连接第六晶体管Τ6的栅极、一漏极电性连接节点P与一源极电性连接第六晶体管Τ6 的源极。另外，每一级Sn包含一第八晶体管Τ8、一第九晶体管Τ9、一第十晶体管Τ10、一第 十一晶体管Tll以及一电容。第八晶体管Τ8具有一栅极电性连接节点P、一漏极电性连接 第一晶体管Tl的漏极与一源极电性连接第七晶体管Τ7的源极。第九晶体管Τ9具有一栅 极电性连接第八晶体管Τ8的栅极、一漏极电性连接第一输出端OUTl与一源极电性连接第 八晶体管Τ8的源极。第十晶体管TlO具有一栅极电性连接第七输入端ΙΝ7、一漏极电性连 接第三晶体管Τ3的栅极与一源极电性连接第九晶体管Τ9的源极。第十一晶体管Tll具有 一栅极电性连接第十晶体管TlO的栅极、一漏极电性连接第一输出端OUTl与一源极电性连 接第十晶体管TlO的源极。电容具有一端电性连接节点Q与另一端电性连接第九晶体管Τ9 的漏极。于一实施例中，多级{SJ彼此依序相互电性耦接，致使第I^lSn的第六输入端ΙΝ6 电性连接第n-1级Slri的第二输出端0UT2，用以从中接收所对应的一上拉输出信号F (n-1)， 并且第η级Sn的第七输入端ΙΝ7电性连接第η+2级Sn+2的第一输出端OUTl，用以从中接收 所对应的一输出信号G(n+2)。于一实施例中，释放电路包含一第十二晶体管T12具有一栅极、一漏极与一源极， 分别电性连接第一端、第二端与第三端。于另一实施例中，释放电路包含三晶体管T12，T13与T14。晶体管T12具有一栅极、一漏极电性连接第二端与一源极电性连接第三端。晶体 管T13具有一栅极电性连接第一端、一漏极电性连接栅极与一源极电性连接晶体管T12的 栅极。晶体管T14具有一栅极电性连接第一端、一漏极电性连接晶体管T12的栅极与一源 极电性连接第三端。第一晶体管Tl至第十四晶体管T14中的至少一包含一金属氧化物半 导体薄膜晶体管。于一实施例中，第三控制信号V3为一参考电压VSS，其中每一第一控制信号Vl、第 二控制信号V2、第四控制信号V4、第五控制信号V5分别对应多个时序信号{CLK(m)}其中 之一，且m为大于一的整数。于一实施例中，每一时序信号{CLK(m)}的特征为一高电压电位与一低电压电位
于一频率中相互交替。于一实施例中，第四控制信号V4与第五控制信号V5实质上彼此完全相同。
于一实施例中，第一控制信号Vl与第二控制信号V2与供应电压VSS满足逻辑关 系 VIAND V2AND CLK(m) = 0。本发明的其他态样，将由下列各个实施方式与其所对应的附图，来予以详细说明。


为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的说 明如下图1为根据本发明的一实施例，所绘示的一种下拉控制电路的电路图；图2a图为根据本发明的一实施例，所绘示的一种下拉控制电路的电路图；图2b图为根据本发明的另一实施例，所绘示的一种下拉控制电路的电路图；图3为根据本发明的一实施例，所绘示的一种移位寄存器级的电路图；图4为根据本发明的另一实施例，所绘示的一种移位寄存器级的电路图；图5为绘示如图4所绘示的一种移位寄存器级的一时序图；图6为绘示如图4所绘示的一种移位寄存器级的另一时序图；图7为根据本发明一实施例，所绘示的一种移位寄存器级的电路图；图8为根据本发明一实施例，所绘示的一种液晶显示器的方块功能图；图9为根据本发明一实施例，所绘示的一般移位寄存器的电路图；图10为绘示如图9所示的一般移位寄存器的一时序图；图11为绘示如图9所示的一般移位寄存器的另一时序图。其中，附图标记100:下拉控制电路 300:移位寄存器级110:释放电路310:下拉控制电路111 第一端320 释放电路112:第二端400:移位寄存器级113:第三端410:下拉控制电路120:输入电路420:释放电路130:下拉电路700:移位寄存器级140:输出电路710:下拉控制电路
210 释放电路720 释放电路220 释放电路
具体实施例方式为了使本发明的叙述更加详尽与完备，以让本领域技术人员将能清楚明白其中的 差异与变化，可参照以下所述的实施例。在下列段落中，对于本发明的各种实施方式予以详 细叙述。所附的附图中，相同的号码代表相同或相似的元件。另外，在实施方式与申请专利 范围中，除非内文中对于冠词有所特别限定，否则“一”与“该”可泛指单一个或多个。并且， 在实施方式与申请专利范围中，除非本文中有所特别限定，否则所提及的“在...中”也包 含“在...里”与“在...上”的涵意。为了使本发明的叙述更加详尽与完备，可参照所附的附图及以下所述各种实施 例，附图中相同的号码代表相同或相似的元件。另一方面，众所周知的元件与步骤并未描述 于实施例中，以避免造成本发明不必要的限制。
关于本文中所使用的“约”、“大约”或“大致约”一般通常指数值的误差或范围于百 分之二十以内，较好地是于百分之十以内，而更佳地则是于百分五之以内。文中若无明确说 明，其所提及的数值皆视作为近似值，即如“约”、“大约”或“大致约”所表示的误差或范围。然而，至于本文中所使用的“包含”、“包括”、“具有”及相似词汇，皆认定为开放式 连接词。例如，“包含”表示元件、成分或步骤的组合中不排除请求项未记载的元件、成分或 步骤。下列将对于本发明的实施方式及所对应的图1-图7，予以详细说明。根据本发明 的目的，以更具体且广泛地来阐述本发明的一种态样，即为一种高度可靠的下拉控制电路 及应用其的移位寄存器。请参照图1，其绘示根据本发明一实施例的一种适用于移位寄存器的下拉控制电 路。下拉控制电路包含一第一输入端、一第二输入端、一第三输入端、一释放电路110以及 至少四晶体管T4，T5，T6与T7。第一输入端用以接收一第一控制电压VI。第二输入端用以 接收一第二控制电压V2。第三输入端用以接收一参考电压VSS。释放电路110具有一第一 端111电性连接第二输入端、一第二端112电性连接一节点K与一第三端113电性连接第 三输入端。根据本发明的一实施例，第一控制电压VI、第二控制电压V2与参考电压VSS满足 逻辑关系 VlAND V2AND CLK(m) =0。晶体管T4具有一栅极电性连接第一端、一漏极电性连接栅极以及一源极电性连 接释放电路110的第二端112。晶体管T5具有一栅极电性连接节点K、一漏极电性连接晶 体管T4的漏极与一源极电性连接一节点P。晶体管T6具有一栅极电性连接一节点Q、一漏 极电性连接节点K以及一源极电性连接释放电路110的第三端113。晶体管T7具有一栅极 电性连接晶体管T6的栅极、一漏极电性连接节点P以及一源极电性连接晶体管T6的源极。如图2a图所示，在此实施例中的释放电路210包含一晶体管T12具有一栅极、一 漏极与一源极，分别电性连接下拉控制电路的第二输入端、晶体管T4的源极与参考电压 VSS。图2b图绘示根据本发明的另一实施例的具有三晶体管T12、T13与T14的释放电路220。晶体管T12具有一栅极、一漏极电性连接晶体管T4的源极以及一源极电性连接参 考电压VSS。晶体管T13具有一栅极电性连接下拉电路的第二输入端、一漏极电性连接栅极 以及一源极电性连接晶体管T12的栅极。晶体管T14具有一栅极电性连接下拉电路的第二 输入端、一漏极电性连接晶体管T12的栅极以及一源极电性连接参考电压VSS。此外，如图1所示，下拉控制电路100可具有另一特征，即为输入电路120电性耦 接一第一控制电压VI。释放电路110电性耦接输入电路120、一第二控制电压V2与一参考 电压VSS。下拉电路130电性耦接输入电路120与释放电路110。输出电路140电性耦接 输入电路120与下拉电路130。如图1所示，输入电路120包含一晶体管T4，具有一栅极电性耦接第一控制电压 VI、一漏极电性连接栅极以及一源极电性连接一节点K。下拉控制电路130包含一晶体管 T6，具有一栅极电性连接一节点Q、一漏极电性连接节点K与一源极电性耦接一释放电路 110。输出电路140包含一晶体管T5以及一晶体管T7。晶体管T5具有一栅极电性连接节 点K、一漏极电性连接晶体管T4的漏极以及一源极电性连接一节点P。晶体管T7具有一栅 极电性连接晶体管T6的栅极、一漏极电性连接节点P与一源极电性连接晶体管T6的源极。如图2a图所示，释放电路110包含晶体管T12 ；或如图2b图所示，释放电路110包 含三晶体管T12、T13与T14。本发明的一态样是有关一种移位寄存器，其具有多级{Sn}，η = 1,2, ...，N，N为 一正整数。每一移位寄存器级Sn具有相同电路图。请参照图3，其绘示根据本发明实施例的移位寄存器级(Sn)300。移位寄存器级 (Sn) 300包含一第一输入端IN1、一第二输入端IN2、一第三输入端IN3、一第四输入端IN4、 一第五输入端IN5、一第六输入端IN6、一第七输入端IN7、一第一输出端OUTl以及一第二 输出端0UT2。第一输入端mi用以接收一第一控制信号VI。第二输入端IN2用以接收一 第二控制信号V2。第三输入端IN3用以接收一第三控制信号V3。第四输入端IN4用以接 收一第四控制信号V4。第五输入端IN5用以接收一第五控制信号V5。第六输入端IN6用 以接收Slri级的一上拉输出信号F(n-l)。第七输入端IN7用以接收Sn+2级的一输出信号 G(n+1)。第一输出端OUTl用以输出一输出信号G(n)。第二输出端0UT2用以输出一上拉输 出信号F (η)。更进一步地来说，移位寄存器级300包含一第一晶体管Tl、一第二晶体管Τ2、一第 三晶体管Τ3。第一晶体管Tl具有一栅极电性连接第六输入端ΙΝ6、一漏极电性连接一节点 Q以及一源极电性连接栅极。第二晶体管Τ2具有一栅极电性连接节点Q、一漏极电性连接第 四输入端ΙΝ4与一源极电性连接第二输出端0UT2。第三晶体管Τ3具有一栅极电性连接第 二晶体管Τ2的栅极、一漏极电性连接第五输入端ΙΝ5与一源极电性连接第一输出端0UT1。移位寄存器级300并且包含下拉控制电路310，具有相互电性耦接的一第四晶体 管Τ4、一第五晶体管Τ5、一第六晶体管Τ6、一第七晶体管Τ7与一释放电路320。释放电路 320具有一第一端电性连接第二输入端ΙΝ2、一第二端电性连接一节点K与一第三端电性连 接第三输入端ΙΝ3。第四晶体管Τ4具有一栅极电性连接第一输入端ΙΝ1、一漏极电性连接 栅极以及一源极电性连接释放电路的第二端。第五晶体管Τ5具有一栅极电性连接节点K、 一漏极电性连接第四晶体管Τ4的漏极以及一源极电性连接一节点P。第六晶体管Τ6具有 一栅极电性连接一节点Q、一漏极电性连接节点K以及一源极电性连接释放电路的第三端。第七晶体管T7具有一栅极电性连接第六晶体管T6的栅极、一漏极电性连接节点P以及一 源极电性连接第六晶体管T6的源极。如图3所示，移位寄存器级300更包含一第八晶体管T8、一第九晶体管T9、一第 十晶体管T10、一第十一晶体管Tll以及一电容。第八晶体管T8具有一栅极电性连接节点 P、一漏极电性连接第一晶体管Tl的漏极以及一源极电性连接第七晶体管T7的源极。第九 晶体管T9具有一栅极电性连接第八晶体管T8的栅极、一漏极电性连接第一输出端OUTl与 一源极电性连接第八晶体管T8的源极。第十晶体管TlO具有一栅极电性连接第七输入端 IN7、一漏极电性连接第三晶体管T3的栅极以及一源极电性连接第九晶体管T9的源极。第 十一晶体管Tll具有一栅极电性连接第十晶体管TlO的栅极、一漏极电性连接第一输出端 OUTl以及一源极电性连接第十晶体管TlO的源极。电容具有一端电性连接节点Q与另一端 电性连接第九晶体管T9的漏极。如图3所示，第三控制信号V3为一参考电压VSS，其中每一第一控制信号V I、第 二控制信号V2、第四控制信号V4、第五控制信号V5分别对应多个时序信号{CLK(m)}其中 之一，且m为大于一的整数。如图5与图6所示的实施例中，多个时序信号{CLK(m)}包含 六个(m = 6)时序信号，CLK(I) = CLKl, CLK(2) = CLK2, · · ·，与 CLK(6) = CLK6。每一时 序信号的特征为一高电压电位与一低电压电位于一频率中相互交替。根据本发明的一实施 例，V4 = V5 = CLK(m)以及 VI、V2 与 VSS 满足逻辑关系 VIAND V2ANDCLK(m) =0。如图 5 所示，Vl = CLK(6)并且 V2 = CLK(2)；然而，如图 6 所示，Vl = CLK(6)并且 V2 = CLK(I)。至于移位寄存器300，多个移位寄存器级{SJ彼此依序相互电性耦接，致使第η级 Sn的第六输入端ΙΝ6电性连接第η-1级Slri的第二输出端0UT2，用以从中接收所对应的一 上拉输出信号F(n-l)，并且第η级Sn的第七输入端ΙΝ7电性连接第η+2级Sn+2的第一输出 端OUTl，用以从中接收所对应的一输出信号G (η+2)。请参考图4，其绘示根据本发明一实施例的移位寄存器级400。相似于图3中的移 位寄存器级300，移位寄存器级400亦包含一下拉控制电路410，其具有一释放电路420。于 一实施例中，释放电路420包含一第十二晶体管Τ12具有一栅极、一漏极与一源极，分别电 性连接第二输入端ΙΝ2、晶体管Τ4的源极与参考电压VSS。请参照图5，其绘示图4中的移位寄存器级Sn的时序图。于一实施例中，六个时 序信号 CLK(I) = CLKl, CLK(2) = CLK2, . ·.，与 CLK(6) = CLK6 皆使用于其中，而 V4 = V5 =CLK (m)、Vl = CLK (6)并且V2 = CLK (2)。更进一步地来说，VI、V2与VSS满足逻辑关系 VIAND V2AND CLK(m) =O0另外，F(n_l)代表自前一移位寄存器级的下拉输出电压。Q(n)、 K(η)与Ρ(η)分别为节点Q、K与P上的电压。Κ(η)-Ρ(η)为下拉电路中节点K与节点P间 的电压差值。于时间tl，CLK6从其高电压电位转换至其低电压电位，致使第四晶体管T4自开 启状态切换至关闭状态。然而，CLK2位于其低电压电位，即显示释放电路(第十二晶体管 T12)处于关闭状态。因此，节点K上的电压K(n)与节点P上的电压Ρ(η)同时从高电压电 位降至低电压电位。于时间t2，CLK2从其低电压电位转换至其高电压电位，并且CLK6仍处于其低电压 电位。因此，释放电路(第十二晶体管T12)则开启，而第四晶体管T4仍处于关闭状态，致 使节点K上的电压K (η)更进一步降至一更低的电压电位。
于时间t3，CLK2从其高电压电位转换至其低电压电位，并且CLK6仍处于其低电压 电位。因此，释放电路(第十二晶体管T12)则关闭，而第四晶体管T4仍处于关闭状态。在 这情形状况下，致使节点K上的电压K(n)与节点P上的电压Ρ(η)皆分别处于其低电压电 位。于时间t4，CLK6从其低电压电位转换至其高电压电位，致使第四晶体管T4自关 闭状态切换至开启状态，并且CLK2仍处于其低电压电位，即显示释放电路(第十二晶体管 T12)处于关闭状态。然而，于同时间节点Q上的电压Q(n)处于其最高电压电位，致使第六 晶体管T6与第七晶体管T7开启。因此，节点K上的电压K(n)与节点P上的电压Ρ(η)分 别自第六晶体管Τ6与第七晶体管Τ7放电。于时间t5，CLK6从其高电压电位转换至其低电压电位，致使第四晶体管T4自开 启状态切换至关闭状态，并且CLK2仍处于其低电压电位，即显示释放电路(第十二晶体管 T12)处于关闭状态。因此，节点K上的电压K (η)与节点P上的电压P (η)分别处于其低电 压电位。于时间t6，CLK2从其低电压电位转换至其高电压电位，并且CLK6仍处于其低电压 电位。因此，释放电路(第十二晶体管T12)则开启，而第四晶体管T4仍处于关闭状态。然 而，节点Q上的电压Q(n)则放电至其最低电压电位，从而关闭第六晶体管T6与第七晶体管 T7。因此，节点K上的电压K(n)与节点P上的电压Ρ(η)分别处于其低电压电位。于时间t7，CLK2从其高电压电位转换至其低电压电位，并且CLK6仍处于其低电压电位。因此，释放电路(第十二晶体管T12)则关闭，而第四晶体管T4仍处于关闭状态。于 此情形状况下，节点K上的电压K(η)与节点P上的电压Ρ(η)皆处于其低电压电位。于时间t8，CLK6从其低电压电位转换至其高电压电位，致使第四晶体管T4自关闭 状态切换至开启状态，并且CLK2仍处于其低电压电位，即显示第十二晶体管T12处于关闭 状态。另外，第六晶体管T6与第七晶体管T7皆关闭。因而，节点K上的电压K(n)与节点 P上的电压Ρ(η)皆充电至其高电压电位。于时间t9，CLK6从其高电压电位转换至其低电压电位，致使第四晶体管T4自开 启状态切换至关闭状态。然而，CLK2处于其低电压电位，即显示释放电路(第十二晶体管 T12)处于关闭状态。因此，节点K上的电压K(n)与节点P上的电压Ρ(η)同时自其高电压 电位降至其低电压电位。于时间tlO，CLK2从其低电压电位转换至其高电压电位，并且CLK6仍处于其低电 压电位。因此，释放电路(第十二晶体管T12)则开启，而第四晶体管T4仍处于关闭状态， 致使节点K上的电压K (η)更进一步降至一更低的电压电位。如图5所示，节点K与节点P之间的电压差值Κ(η)-Ρ (η)，于一电压电位与一低电 压电位相互交替。举例来说，于t8-t2期间，节点K与节点P之间电压差值Κ(η)-Ρ(η)处于 低电压电位，而于tl0-t8期间，节点K与节点P之间电压差值K(η)-P(η)处于高电压电位， 并且(t8-t2) >> (tl0-t8)。而这保证第五晶体管交替地关闭(例如，于t8-t2期间)与 开启(例如，于tl0-t8期间)。因此，施加于第五晶体管T5上的应力则获得实质地减缓，从 而改善其可靠度并且延长移位寄存器的使用寿命。图6绘示图4中的移位寄存器级Sn于Vl = CLK(6)并且V2 = CLK⑴的时序图。 同样地，于执行运作过程中，第五晶体管T5交替第关闭与开启。
图7根据本发明另一实施例的移位寄存器级700。与图3中的移位寄存器级300 相同，移位寄存器级700亦包含一下拉控制电路710，其具有一释放电路720。于一实施例 中，释放电路720包含第十二晶体管T12、第十三晶体管T13与第十四晶体管T14。第十二晶 体管T12具有一栅极、一漏极电性连接第四晶体管的源极与一源极电性连接参考电压VSS。 第十三晶体管T13具有一栅极电性连接第二输入端IN2用以接收第二控制信号V2、一漏极 电性连接栅极与一源极电性连接晶体管T12的栅极。第十四晶体管T14具有一栅极电性连 接第二输入端IN2用以接收第二控制信号V2、一漏极电性连接晶体管T12的栅极与一源极 电性连接参考电压VSS。根据本发明的一实施例，第一晶体管Tl至第十四晶体管T14中的至少一个包含一 金属氧化物半导体薄膜晶体管(MOS thin film transistor)。总而言之，本发明详述一种下拉控制电路及应用其的移位寄存器。下拉控制电路 包含一释放电路与四个相互电性耦接的晶体管T4，T5，T6与T7。释放电路用以使晶体管Τ5 交替地开启与关闭，从而实质地减缓其应力，并且改善其可靠度与延长移位寄存器的使用
寿命ο当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟 悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变 形都应属于本发明所附的权利要求的保护范围。
权利要求
一种适用于移位寄存器的下拉控制电路，其特征在于，包含一第一输入端，用以接收一第一控制电压V1；一第二输入端，用以接收一第二控制电压V2；一第三输入端，用以接收一参考电压VSS；一释放电路，具有一第一端电性连接该第二输入端、一第二端电性连接一节点K与一第三端电性连接该第三输入端；以及至少四晶体管T4，T5，T6与T7，其中该晶体管T4，具有一栅极电性连接该第一端、一漏极电性连接该栅极与一源极电性连接该释放电路的该第二端；其中该晶体管T5，具有一栅极电性连接该节点K、一漏极电性连接该晶体管T4的该漏极与一源极电性连接一节点P；其中该晶体管T6，具有一栅极电性连接一节点Q、一漏极电性连接该节点K与一源极电性连接该释放电路的该第三端；以及其中该晶体管T7，具有一栅极电性连接该晶体管T6的该栅极、一漏极电性连接该节点P与一源极电性连接该晶体管T6的该源极。
2.根据权利要求1所述的下拉控制电路，其特征在于，该第一控制电压VI、该第二控制 电压V2与该参考电压VSS满足逻辑关系VI AND V2 ANDCLK(m) =0。
3.根据权利要求1所述的下拉控制电路，其特征在于，该释放电路包含一晶体管T12具 有一栅极、一漏极与一源极，分别电性连接该第一端、该第二端与该第三端。
4.根据权利要求1所述的下拉控制电路，其特征在于，该释放电路包含三晶体管T12、 T13 与 T14,其中该晶体管T12，具有一栅极、一漏极电性连接该第二端与一源极电性连接该第三端；其中该晶体管T13，具有一栅极电性连接该第一端、一漏极电性连接该栅极与一源极电 性连接该晶体管T12的该栅极；以及其中该晶体管T14，具有一栅极电性连接该第一端、一漏极电性连接该晶体管T12的该 栅极与一源极电性连接该第三端。
5.根据权利要求4所述的下拉控制电路，其特征在于，该晶体管T4-T6与该晶体管 T12-T14的至少一个包含一金属氧化物半导体薄膜晶体管。
6.一种移位寄存器，其特征在于，包含多级，每一级包含如权利要求1所述的下拉控制 电路。
7.一种适用于移位寄存器的下拉控制电路，其特征在于，包含 一输入电路电性耦接一第一控制电压VI ；一释放电路电性耦接该输入电路、一第二控制电压V2与一参考电压VSS ； 一下拉电路电性耦接该输入电路与该释放电路；以及 一输出电路电性耦接该输入电路与该下拉电路。
8.根据权利要求7所述的下拉控制电路，其特征在于，该第一控制电压VI、该第二控制 电压V2与该参考电压VSS满足逻辑关系VI AND V2 ANDCLK(m) =0。
9.根据权利要求7所述的下拉控制电路，其特征在于，该输入电路包含一晶体管T4，具有一栅极电性耦接该第一控制电压VI、一漏极电性连接该栅极与一源极电性连接一节点 K0
10.根据权利要求9所述的下拉控制电路，其特征在于，该下拉控制电路包含一晶体管 T6，具有一栅极电性连接一节点Q、一漏极电性连接该节点K与一源极电性耦接一释放电路。
11.根据权利要求10所述的下拉控制电路，其特征在于，该输出电路包含一晶体管T5，具有一栅极电性连接该节点K、一漏极电性连接该晶体管T4的该漏极与 一源极电性连接该一节点P ；以及一晶体管T7，具有一栅极电性连接该晶体管T6的该栅极、一漏极电性连接该节点P与 一源极电性连接该晶体管T6的该源极。
12.根据权利要求11所述的下拉控制电路，其特征在于，该释放电路包含一晶体管 T12，具有一栅极电性耦接该第二控制电压V2、一漏极电性连接该晶体管T4的该源极与一 源极电性耦接该参考电压VSS。
13.根据权利要求11所述的下拉控制电路，其特征在于，该释放电路包含三晶体管 T12、T13 与 T14,其中该晶体管T12，具有一栅极、一漏极电性连接该晶体管T4的该源漏与一源极电性 耦接该参考电压VSS;其中该晶体管T13，具有一栅极电性耦接该第二控制电压V2、一漏极电性连接该栅极 与一源极电性连接该晶体管T12的该栅极；以及其中该晶体管T14，具有一栅极电性耦接该第二控制电压V2、一漏极电性连接该晶体 管T12的该栅极与一源极电性耦接该参考电压VSS。
14.一种移位寄存器，包含多级，其中每一级包含如权利要求7所述的下拉控制电路。
15.一种移位寄存器，其特征在于，包含多级{Sj，n = 1，2，...，N，N为一正整数，其中 每一级Sn包含一第一输入端IN1，用以接收一第一控制信号VI ；一第二输入端IN2，用以接收一第二控制信号V2 ；一第三输入端IN3，用以接收一第三控制信号V3 ；一第四输入端IN4，用以接收一第四控制信号V4 ；一第五输入端IN5，用以接收一第五控制信号V5 ；一第六输入端IN6，用以接收该Sn_i级的一上拉输出信号F(n-l)；一第七输入端IN7，用以接收该Sn+2级的一输出信号G(n+1)；一第一输出端0UT1，用以输出一输出信号G(n)；一第二输出端0UT2，用以输出一上拉输出信号F(n)；一第一晶体管T1，具有一栅极电性连接该第六输入端IN6、一漏极电性连接一节点Q与 一源极电性连接该栅极；一第二晶体管T2，具有一栅极电性连接该节点Q、一漏极电性连接该第四输入端IN4与 一源极电性连接该第二输出端0UT2 ；一第三晶体管T3，具有一栅极电性连接该第二晶体管T2的该栅极、一漏极电性连接该 第五输入端IN5与一源极电性连接该第一输出端0UT1 ；一下拉控制电路，具有相互电性耦接的一第四晶体管T4、一第五晶体管T5、一第六晶 体管T6、一第七晶体管T7与一释放电路，其中该释放电路具有一第一端电性连接该第二输入端IN2、一第二端电性连接一节点 K与一第三端电性连接该第三输入端IN3 ；其中该第四晶体管T4，具有一栅极电性连接该第一输入端IN1、一漏极电性连接该栅 极与一源极电性连接该释放电路的该第二端；其中该第五晶体管T5，具有一栅极电性连接该节点K、一漏极电性连接该第四晶体管 T4的该漏极与一源极电性连接一节点P ；其中该第六晶体管T6，具有一栅极电性连接一节点Q、一漏极电性连接该节点K与一源 极电性连接该释放电路的该第三端；以及其中该第七晶体管T7，具有一栅极电性连接该第六晶体管T6的该栅极、一漏极电性连 接该节点P与一源极电性连接该第六晶体管T6的该源极；一第八晶体管T8，具有一栅极电性连接该节点P、一漏极电性连接该第一晶体管T1的 该漏极与一源极电性连接该第七晶体管T7的该源极；一第九晶体管T9，具有一栅极电性连接该第八晶体管T8的该栅极、一漏极电性连接该 第一输出端0UT1与一源极电性连接该第八晶体管T8的该源极；一第十晶体管T10，具有一栅极电性连接该第七输入端IN7、一漏极电性连接该第三晶 体管T3的该栅极与一源极电性连接该第九晶体管T9的该源极；一第十一晶体管T11，具有一栅极电性连接该第十晶体管T10的该栅极、一漏极电性连 接该第一输出端0UT1与一源极电性连接该第十晶体管T10的该源极；以及一电容，具有一端电性连接该节点Q与另一端电性连接该第九晶体管T9的该漏极。
16.根据权利要求15所述的移位寄存器，其特征在于，这些多级{SJ彼此依序相互电 性耦接，致使第n级Sn的该第六输入端IN6电性连接该第n-1级Sn_i的该第二输出端0UT2， 用以从中接收所对应的一上拉输出信号F (n-1)，并且第n级Sn的该第七输入端IN7电性连 接该第n+2级Sn+2的该第一输出端0UT1，用以从中接收所对应的一输出信号G(n+2)。
17.根据权利要求15所述的移位寄存器，其特征在于，该释放电路包含一第十二晶体 管T12具有一栅极、一漏极与一源极，分别电性连接该第一端、该第二端与该第三端。
18.根据权利要求17所述的移位寄存器，其特征在于，该释放电路包含一第十二晶体 管T12、一第十三晶体管T13与一第十四晶体管T14，其中该第十二晶体管T12，具有一栅极、一漏极电性连接该第二端与一源其中该第十二晶体管T12，具有一栅极、一漏极电性连接该第二端与一源极电性连接该A-A- ~‘上山弟二兄而；其中该第十三晶体管T13，具有一栅极电性连接该第一端、一漏极电性连接该栅极与一 源极电性连接该第十二晶体管T12的该栅极；以及其中该第十四晶体管T14，具有一栅极电性连接该第一端、一漏极电性连接该第十二晶 体管T12的该栅极与一源极电性连接该第三端。
19.根据权利要求18所述的移位寄存器，其特征在于，该第一晶体管T1至该第十四晶 体管T14中的至少一个包含一金属氧化物半导体薄膜晶体管。
20.根据权利要求15所述的移位寄存器，其特征在于，该第三控制信号V3为一参考电压VSS，其中每一该第一控制信号VI、该第二控制信号V2、该第四控制信号V4、第五控制信 号V5，分别对应多个时序信号{CLK(m)}其中之一，且m为大于一的整数。
21.根据权利要求20所述的移位寄存器，其特征在于，每一时序信号{CLK(m)}的特征 为一高电压电位与一低电压电位于一频率中相互交替。
22.根据权利要求20所述的移位寄存器，其特征在于，该第四控制信号V4与该第五控 制信号V5实质上彼此完全相同。
23.根据权利要求22所述的移位寄存器，其特征在于，该第一控制信号VI与该第二控 制信号V2与该供应电压VSS满足逻辑关系VI AND V2 ANDCLK(m) = 0。
全文摘要
本发明公开一种移位寄存器及应用其的移位寄存器。在一实施例中，下拉控制电路包含一释放电路(release circuit)与四个相互电性耦接的晶体管T4，T5，T6与T7。释放电路用以使晶体管T5交替地开启与关闭，从而实质地减缓其应力(stress)，并且改善其可靠度与延长移位寄存器的使用寿命。
文档编号G11C19/14GK101833997SQ201010004288
公开日2010年9月15日 申请日期2010年1月20日 优先权日2009年9月23日
发明者廖一遂, 林建宏 申请人:友达光电股份有限公司