移位寄存器单元及驱动方法、栅极驱动电路和显示装置的制造方法
【技术领域】
[0001]本发明涉及通信技术领域，尤其涉及一种移位寄存器单元及驱动方法、栅极驱动电路和显示装置。
【背景技术】
[0002]薄膜晶体管液晶显示器(TFT-1XD)驱动器主要包括栅极驱动电路和数据驱动电路，其中，栅极驱动电路将输入的时钟信号通过移位寄存器单元转换后加在液晶显示面板的栅线上，栅极驱动电路可以与TFT形成具有相同工艺并与TFT —起同时形成在LCD面板上。栅极驱动电路包括具有多级的移位寄存器单元，每级均连接到相应的栅极线以输出栅极驱动信号。栅极驱动电路的各级彼此相连，起始信号输入至各级中的第一级并顺序的将栅极驱动信号输出至栅极线，其中当前级的输入端连接到上一级的输出端，并且下一级的输出端连接到当前级的控制端。
[0003]在IXD面板设置上述结构的栅极驱动电路，其每一级移位寄存器单元包括如图1所示的结构。图1所示的移位寄存器单元，包括10个薄膜晶体管和I个电容，用于实现移位寄存器单元的输出和复位功能；同时消除因栅极驱动电路中各交流时钟信号的变化而产生的干扰噪声，提高信号的输出及移位寄存器单元的稳定性；但是，较多的薄膜晶体管需要较大的布线空间，使得整个移位寄存器单元的尺寸较大，并且由于每一移位寄存器单元对应一行栅线扫描信号的输出，因此，栅极驱动电路需要占用较大的空间，进而导致液晶显示器的体积较大，不利于实现显示面板的窄边框设计；并且，较多数目的薄膜晶体管也会导致移位寄存器的功耗较大，进而导致整个显示面板的功耗较高。
【发明内容】
[0004]本发明实施例提供了一种移位寄存器单元及驱动方法、栅极驱动电路和显示装置，用于减小显示面板的体积，同时降低显示面板的功耗。
[0005]本发明实施例提供的一种移位寄存器单元，所述移位寄存器单元包括输入模块、输出模块、复位模块、下拉控制模块和下拉模块，其中，
[0006]所述输入模块，用于响应输入信号和第一时钟信号，将输入信号通过作为所述输入模块输出端的第一节点提供给输出模块；
[0007]所述复位模块，用于响应复位信号，将低电平电压信号提供给第一节点；
[0008]所述输出模块，用于响应第一节点的电压信号，将第二时钟信号和第三时钟信号提供给输出端子；
[0009]所述下拉控制模块，用于响应第一时钟信号、第二时钟信号、第一节点的电压信号和复位信号，将第一时钟信号提供给作为所述下拉控制模块的输出端的第二节点；以及，响应于第一节点的电压信号，将低电平电压信号提供给第二节点；
[0010]所述下拉模块，用于响应第二节点的电压信号和第一时钟信号，将低电平电压信号提供给第一节点和输出端子；
[0011]其中，所述第一时钟信号、第二时钟信号和第三时钟信号的占空比均为1/3。
[0012]本发明实施例提供的移位寄存器单元，包括:用于响应输入信号和第一时钟信号，将输入信号通过作为所述输入模块输出端的第一节点提供给输出模块的输入模块；用于响应复位信号，将低电平电压信号提供给第一节点的复位模块；用于响应第一节点的电压信号，将第二时钟信号和第三时钟信号提供给输出端子的输出模块；用于响应第一时钟信号、第二时钟信号和复位信号，将第一时钟信号提供给作为所述下拉控制模块的输出端的第二节点，并且响应于第一节点的电压信号，将低电平电压信号提供给第二节点的下拉控制模块；以及用于响应第二节点的电压信号和第一时钟信号，将低电平电压信号提供给第一节点和输出端子的下拉模块；其中，所述第一时钟信号、第二时钟信号和第三时钟信号的占空比均为1/3。由于该移位寄存器单元中，采用3个其占空比均为1/3的时钟信号，利用时钟信号的时序错位，在同一触发信号触发下，利用一个移位寄存器单元在两行的时间内分别对N行和N+1行输出栅线扫描信号，从而实现一个移位寄存器单元对应两行栅极驱动信号的输出，大幅度减小了对栅极驱动电路设计布线所需的空间，有利于减小显示面板的体积，实现显现面板的窄边框设计；同时还可以降低显示面板的功耗。
[0013]较佳的，所述输入模块包括:
[0014]第一薄膜晶体管M1，其栅极和漏极连接输入信号端，源极连接第一节点；
[0015]第二薄膜晶体管，其栅极连接第一时钟信号端，漏极连接输入信号端，源极连接第一节点。
[0016]该输入模块中，第一薄膜晶体管Ml的栅极与源极同时连接该移位寄存器单元的输入信号端，漏极连接第一节点，因此当所述输入信号端的输入信号给高电平时，所述第一薄膜晶体管Ml导通，将所述输入信号提供给第一节点；且由于第二薄膜晶体管的栅极连接第一时钟信号输入端，漏极连接输入信号端，源极连接第一节点，因此当第一时钟信号为高电平时，所述第二薄膜晶体管导通，通过所述第二薄膜晶体管将输入信号提供给第一节点。
[0017]较佳的，所述复位模块包括:
[0018]第三薄膜晶体管，其栅极连接复位信号端，漏极连接第一节点，源极连接低电平电压信号。
[0019]由于所述第三薄膜晶体管的栅极连接复位信号端，漏极连接第一节点，源极连接低电平电压信号，因此复位信号为高电平时，所述第三薄膜晶体管导通，将所述低电平信号提供给第一节点。
[0020]较佳的，所述输出模块包括:
[0021]第一输出模块，用于响应第一节点的电压信号，将第二时钟信号提供给第一输出端子；
[0022]第二输出模块，用于响应第一节点的电压信号，将第三时钟信号提供给第二输出端子。
[0023]该输出模块中，当第一节点的电压信号为高电平时，通过所述第一输出模块和第二输出模块分别将第二时钟信号和第三时钟信号提供给第一输出端子和第二输出端子。
[0024]较佳的，所述第一输出模块包括:
[0025]第四薄膜晶体管，其栅极连接第一节点，漏极连接第二时钟信号端，源极连接第一输出端子；
[0026]电容，连接在第一节点和第一输出端子之间。
[0027]该第一输出模块中，当第一节点为高电平时，所述第四薄膜晶体管导通，将所述第二时钟信号提供给第一输出端子；所述电容，则用于保持第一节点的电位，使得第四薄膜晶体管在一定时间内保持导通状态。
[0028]所述第二输出模块包括:
[0029]第五薄膜晶体管，其栅极连接第一节点，漏极连接第三时钟信号端，源极连接第二输出端子。
[0030]该第二输出模块中，当第一节点为高电平时，所述第五薄膜晶体管导通，将所述第三时钟信号提供给第二输出端子。
[0031]较佳的，所述下拉控制模块包括:
[0032]第一下拉控制模块，用于响应第一时钟信号、第二时钟信号和第一节点的电压信号，将第一时钟信号提供给第二节点；
[0033]第二下拉控制模块，用于响应复位信号，将第一时钟信号提供给第二节点；
[0034]第三下拉控制模块，用于响应第一节点的电压信号，将低电平电压信号提供给第二节点。
[0035]该下拉控制模块中，当第一时钟信号或第二时钟信号为高电平，且第一节点的电压信号为低电平时，通过所述第一下拉控制模块将第一时钟信号提供给第二节点；当所述复位信号为高电平时，通过所述第二下拉控制模块将第一时钟信号提供给第二节点；当第一节点的电压信号为高电平时，通过所述第三下拉控制模块将低电平电压信号提供给第二节点。
[0036]较佳的，所述第一下拉控制模块包括:
[0037]第六薄膜晶体管，其栅极和漏极同时连接第一时钟信号端，源极连接第三节点；
[0038]第七薄膜晶体管，其栅极连接第三节点，漏极连接第一时钟信号端，源极连接第二节点；
[0039]第八薄膜晶体管，其栅极连接第二时钟信号端，漏极连接第一时钟信号端，源极连接第三节点；
[0040]第九薄膜晶体管，其栅极连接第一节点，漏极连接低电平电压信号，源极连接第三节点。
[0041]该第一下拉控制模块中，当第一时钟信号为高电平，且第一节点的电压信号为低电平时，所述第六薄膜晶体管和第七薄膜晶体管导通，第九薄膜晶体管截止，将第一时钟信号提供给第二节点；当第二时钟信号为高电平，且第一节点的电压信号为低电平时，所述第八薄膜晶体管和第七薄膜晶体管导通，第九薄膜晶体管截止，将第一时钟信号提供给第二节点。
[0042]较佳的，所述第二下拉控制模块包括:
[0043]第十薄膜晶体管，其栅极连接复位信号端，漏极连接第一时钟信号端，源极连接第二节点。
[0044]该第二下拉控制模块中，当复位信号端为高电平时，所述第十薄膜晶体管导通，将第一时钟信号提供给第二节点。
[0045]较佳的，所述第三下拉控制模块包括:
[0046]第十一薄膜晶体管，其栅极连接第一节点，漏极连接低电平电压信号，源极连接第二节点。
[0047]当第一节点的电压信号为高电平时，所述第十一薄膜晶体管导通，将所述低电平电压信号提供给第二节点。
[0048]较佳的，所述下拉模块包括:
[0049]第一下拉模块，用于响应第二节点的电压信号，将低电平