通过所述第二下拉控制模块将第一时钟信号提供给第二节点；当所述第一节点的电压信号为高电平时，通过所述第三下拉控制模块将低电平电压信号提供给第二节点。
[0099]下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。
[0100]如图2中所示的移位寄存器单元，包括:输入模块201、复位模块202、输出模块203、下拉控制模块204和下拉模块205 ；
[0101]具体的，所述输入模块201，包括:
[0102]第一薄膜晶体管Ml，其栅极和漏极连接输入信号端INPUT，源极连接第一节点Pl ；
[0103]第二薄膜晶体管M2，其栅极连接第一时钟信号端CLK1，漏极连接输入信号端INPUT，源极连接第一节点Pl。
[0104]该输入模块中，第一薄膜晶体管Ml的栅极与源极同时连接该移位寄存器单元的输入信号端INPUT，漏极连接第一节点Pl，因此当所述输入信号端INPUT的输入信号给高电平时，所述第一薄膜晶体管Ml导通，将所述输入信号提供给所述第一节点Pl ;且由于第二薄膜晶体管M2的栅极连接第一时钟信号CLKl输入端，漏极连接输入信号端INPUT，源极连接第一节点Pl，因此当第一时钟信号CLKl为高电平时，所述第二薄膜晶体管M2导通，通过所述第二薄膜晶体管M2将输入信号提供给第一节点Pl。
[0105]所述复位模块202，包括:
[0106]第三薄膜晶体管M3，其栅极连接复位信号端RESET，漏极连接第一节点Pl，源极连接低电平电压信号VSS。
[0107]该所述复位模块中，由于所述第三薄膜晶体管M3的栅极连接复位信号端RESET，漏极连接第一节点P1，源极连接低电平电压信号VSS，因此复位信号为高电平时，所述第三薄膜晶体管M3导通，将所述低电平信号VSS提供给第一节点Pl。
[0108]所述输出模块203，包括:用于响应第一节点Pl的电压信号并将第二时钟信号提供给第一输出端子的第一输出模块2031，和用于响应第一节点Pl的电压信号并将第三时钟信号CLK3提供给第二输出端子的第二输出模块2032。
[0109]其中，所述第一输出模块2031包括:
[0110]第四薄膜晶体管M4，其栅极连接第一节点P1，漏极连接第二时钟信号端CLK2，源极连接第一输出端子OUTPUT I ；
[0111]电容C，连接在第一节点Pl和第一输出端子0UTPUT1之间。
[0112]该第一输出模块中，当第一节点Pl为高电平时，所述第四薄膜晶体管M4导通，将所述第二时钟信号CLK2提供给第一输出端子0UTPUT1 ;所述电容C，则用于保持第一节点Pl的电位，使得第四薄膜晶体管M4在一定时间内保持导通状态。
[0113]所述第二输出模块2032包括:
[0114]第五薄膜晶体管M5，其栅极连接第一节点P1，漏极连接第三时钟信号端CLK3，源极连接第二输出端子0UTPUT2。
[0115]该第二输出模块中，当第一节点Pl为高电平时，所述第五薄膜晶体管M5导通，将所述第三时钟信号CLK3提供给第二输出端子OUTPUT2。
[0116]所述下拉控制模块204，包括:用于响应第一时钟信号CLK1、第二时钟信号CLK2和第一节点Pl的电压信号，将第一时钟信号CLKl提供给第二节点P2的第一下拉控制模块
2041;用于响应复位信号，将第一时钟信号CLKl提供给第二节点P2的第二下拉控制模块
2042;以及，用于响应第一节点Pl的电压信号，将低电平电压信号提供给第二节点P2的第三下拉控制模块2043。
[0117]其中，所述第一下拉控制模块2041包括:
[0118]第六薄膜晶体管M6，其栅极和漏极同时连接第一时钟信号端CLK1，源极连接第三节点P3 ；
[0119]第七薄膜晶体管M7，其栅极连接第三节点，漏极连接第一时钟信号端CLK1，源极连接第二节点P2 ；
[0120]第八薄膜晶体管M8，其栅极连接第二时钟信号端CLK2，漏极连接第一时钟信号端CLKl，源极连接第三节点P3 ；
[0121]第九薄膜晶体管M9，其栅极连接第一节点Pl，漏极连接低电平电压信号VSS，源极连接第三节点P3。
[0122]该第一下拉控制模块中，当第一时钟信号CLKl为高电平，且第一节点Pl的电压信号为低电平时，所述第六薄膜晶体管M6和第七薄膜晶体管M7导通，第九薄膜晶体管M9截止，将第一时钟信号CLKl提供给第二节点P2 ;当第二时钟信号CLK2为高电平，且第一节点Pl的电压信号为低电平时，所述第八薄膜晶体管M8和第七薄膜晶体管M7导通，第九薄膜晶体管M9截止，将第一时钟信号CLKl提供给第二节点P2。
[0123]所述第二下拉控制模块2042包括:
[0124]第十薄膜晶体管M10，其栅极连接复位信号端RESET，漏极连接第一时钟信号端CLKl，源极连接第二节点P2。
[0125]该第二下拉控制模块中，当复位信号端为高电平时，所述第十薄膜晶体管MlO导通，将第一时钟信号CLKl提供给第二节点P2。
[0126]所述第三下拉控制模块2043包括:
[0127]第十一薄膜晶体管M11，其栅极连接第一节点P1，漏极连接低电平电压信号VSS，源极连接第二节点P2。
[0128]当第一节点Pl的电压信号为高电平时，所述第十一薄膜晶体管Mll导通，将所述低电平电压信号VSS提供给第二节点P2。
[0129]所述下拉模块205包括:用于响应第二节点P2的电压信号，将低电平电压信号VSS提供给第一节点Pl的第一下拉模块2051 ;用于响应第二节点P2的电压信号，将低电平电压信号提供给第一输出端子OUTPUT1和第二输出端子OUTPUT2的第二下拉模块2052 ;以及用于响应第一时钟信号CLK1，将低电平电压信号提供给第一输出端子OUTPUT1和第二输出端子OUTPUT2的第三下拉模块2053。
[0130]该下拉模块中，当第二节点P2的电压信号为高电平信号时，通过第一下拉模块将低电平电压信号提供给第一节点P1，对第一节点Pi进行放电，同时通过第二下拉模块将低电平电压信号提供给第一输出端子0UTPUT1和第二输出端子0UTPUT2，对第一输出端子OUTPUT I和第二输出端子0UTPUT2进行放电；并且，第一时钟信号CLKl为高电平时，通过第三下拉模块将低电平电压信号提供给第一输出端子0UTPUT1和第二输出端子0UTPUT2，对第一输出端子0UTPUT1和第二输出端子0UTPUT2进行放电。
[0131]进一步的，所述第一下拉模块2051包括:
[0132]第十二薄膜晶体管M12，其栅极连接第二节点P2，漏极连接第一节点Pl，源极连接低电平电压信号VSS。
[0133]该第一下拉模块中，当第二节点P2的电压信号为高电平时，所述第十二薄膜晶体管M12导通，对第一节点Pl进行放电。
[0134]较佳的，所述第二下拉模块2052包括:
[0135]第十三薄膜晶体管M13，其栅极连接第二节点P2，漏极连接第一输出端子和第二输出端子，源极连接低电平电压信号VSS。
[0136]该第二下拉模块中，当第二节点P2的电压信号为高电平时，所述第十三薄膜晶体管M13导通，对第一输出端子0UTPUT1和第二输出端子0UTPUT2进行放电。
[0137]较佳的，所述第三下拉模块2053包括:
[0138]第十四薄膜晶体管M14，其栅极连接第一时钟信号CLK1，漏极连接第一输出端子和第二输出端子，源极连接低电平电压信号VSS。
[0139]所述第三下拉模块中，当第一时钟信号CLKl为高电平时，所述第十四薄膜晶体管M14导通，对第一输出端子0UTPUT1和第二输出端子0UTPUT2进行放电。
[0140]进一步的，所有薄膜晶体管均为N型或P型薄膜晶体管。
[0141]进一步的，所有薄膜晶体管均为多晶硅薄膜晶体管，或者均为非晶硅薄膜晶体管，或者均为氧化物薄膜晶体管。
[0142]本发明实施例二提供了一种栅极驱动电路，包括级联的各级移位寄存器单元；其中，第一级移位寄存器单元的输入信号端连接起始信号端，第一级移位寄存器单元的复位信号端连接下一级移位寄存器单元的输出端子；最后一级移位寄存器单元的输入信号端连接上一级移位寄存器单元的输出端子，最后一级移位寄存器单元的复位信号端连接起始信号端;
[0143]除第一级和最后一级移位寄存器单元外，其余各级移位寄存器单元的输入信号端连接上一级移位寄存器单元的输出端子，复位信号端连接下一级移位寄存器单元的输出端子；且所有级联的移位寄存器单元均为图2所示的移位寄存器单元。
[0144]所述栅极驱动电路由上述移位寄存器单元级联而成，由于所述移位寄存器单元中，采用3个其占空比均为1/3的时钟信号，利用时钟信号的时序错位，在同一触发信号触发下，利用一个移位寄存器单元在两行的时间内分别对η行和m+1行输出栅线扫描信号，从而实现一个