一种移位寄存器和显示装置的制造方法
【技术领域】
[0001]本发明涉及显示技术领域，尤其涉及一种移位寄存器和显示装置。
【背景技术】
[0002]液晶显示面板由二维的液晶像素矩阵构成，液晶显示面板的驱动装置包括栅极驱动装置和数据驱动装置，数据驱动装置将输入的显示数据按顺序锁存并转换成模拟信号，依次扫描液晶显示面板的数据线；栅极驱动装置包括若干个移位寄存器，每一级移位寄存器的控制信号输出端的信号都会被传输至其上一级移位寄存器的复位信号输入端以及其下一级移位寄存器的控制信号输入端。每级移位寄存器将输入的时钟信号转换为开启或关闭信号从它的控制信号输出端输出到与其对应的栅极线上。
[0003]现有的移位寄存器的典型结构如图1所示，在输入信号INPUT为高电平时，晶体管Ml导通，上拉结点为高电平，因此，晶体管M6导通，由于此时时钟信号CLK为低电平，晶体管M5关断，因此，下拉结点H)为低电平VSS，晶体管M7和晶体管M8均关断，由于上拉结点I3U为高电平，因此，晶体管M3导通，将此时的时钟信号CLK输出，此时移位寄存器的输出端OUTPUT为低电平。当时钟信号CLK由低电平变为高电平后，输入信号INPUT由高电平变为低电平，晶体管Ml关断，但是由于电容Cl的存储作用，因此，上拉结点PU维持高电平，晶体管M3、晶体管M5和晶体管M6均导通，此时移位寄存器的输出端OUTPUT为高电平，在晶体管M6的尺寸大于晶体管M5的尺寸时，下拉结点H)的电位依然为低电平。当复位信号RESET为高电平时，晶体管M2和晶体管M4导通，这会使得上拉结点I3U的电位变为低电平，晶体管M3和晶体管M6关断。
[0004]从图1中可以看出，由于晶体管M6的栅极连接上拉结点PU，因此，下拉结点ro的电位是受上拉结点PU的电位控制的，同样地，由于晶体管M8的栅极连接下拉结点ro，因此，上拉结点PU的电位也是受下拉结点ro的电位控制的，也就是说，上拉结点ro的电位与下拉结点ro的电位是相互控制的，在这种情况下，一旦上拉结点ro的电位发生波动，这可能会导致下拉结点ro的电位不正常，从而导致移位寄存器输出的信号出现异常。
[0005]综上所述，现有的移位寄存器中下拉结点(即在移位寄存器的非工作时段，将移位寄存器的输出端以及移位寄存器中的上拉结点的电位拉低的晶体管M7、M8的栅极)的电位是受上拉结点(即移位寄存器连接的栅极线被选中时，即移位寄存器的工作时段时移位寄存器中用于驱动栅极线的晶体管的栅极，图1中晶体管M3的栅极)的电位控制的，一旦上拉结点的电位发生波动，可能会导致下拉结点的电位不正常，从而导致移位寄存器输出的信号出现异常。
【发明内容】
[0006]本发明实施例提供了一种移位寄存器和显示装置，用以解决在现有的移位寄存器中由于下拉结点的电位是受上拉结点的电位控制的，这样一旦上拉结点的电位发生波动，可能会导致下拉结点的电位不正常，从而导致移位寄存器输出的信号出现异常的问题。
[0007]基于上述问题，本发明实施例提供的一种移位寄存器，包括第一上拉模块、第二上拉模块、传输模块、下拉模块和下拉结点控制模块；所述第一上拉模块、输出模块和下拉模块相连的连接点为上拉结点；所述下拉模块和所述下拉结点控制模块相连的连接点为下拉结点；所述第二上拉模块、所述下拉模块和所述下拉节点控制模块相连的连接点为下拉结点的控制节点；
[0008]所述第一上拉模块，用于在选通触发信号为高电平时，将上拉结点置为高电平；
[0009]所述第二上拉模块，用于在所述选通触发信号为高电平时，将下拉结点的控制节点置为高电平；
[0010]所述传输模块，用于存储所述上拉结点的信号，并在所述上拉结点的信号的控制下，将接收到的时钟信号输出；
[0011]所述下拉模块，用于在选通结束信号为高电平时，将所述上拉结点、所述下拉结点的控制节点和所述移位寄存器的输出端均置为低电平；并在所述下拉结点的电位为高电平时，将所述上拉结点和所述移位寄存器的输出端均置为低电平；
[0012]所述下拉节点控制模块，用于存储所述下拉结点的控制节点的信号；并在所述下拉结点的控制节点为高电平时，将所述下拉结点置为低电平；并在所述下拉结点的控制节点为低电平时，将所述下拉结点置为高电平。
[0013]本发明实施例提供的一种显示装置，包括本发明实施例提供的移位寄存器。
[0014]本发明实施例的有益效果包括:
[0015]本发明实施例提供的移位寄存器和显示装置，由于上拉结点的电位由第一上拉模块和下拉模块控制，下拉结点的电位由第二上拉模块、下拉节点控制模块和下拉模块控制，这避免了下拉结点的电位受上拉结点的电位控制时，一旦上拉结点的电位发生波动，可能会导致下拉结点的电位不正常，从而导致移位寄存器输出的信号出现异常的问题。
【附图说明】
[0016]图1为现有技术中的移位寄存器的结构示意图；
[0017]图2为本发明实施例提供的移位寄存器的结构示意图之一；
[0018]图3为本发明实施例提供的移位寄存器的结构示意图之一；
[0019]图4为本发明实施例提供的移位寄存器的结构示意图之一；
[0020]图5为本发明实施例提供的移位寄存器的结构示意图之一；
[0021]图6为本发明实施例提供的移位寄存器的结构示意图之一；
[0022]图7为本发明实施例提供的移位寄存器的工作时序图。
【具体实施方式】
[0023]本发明实施例提供的一种移位寄存器和显示装置，采用移位寄存器中的不同模块来分别独立控制上拉结点的电位和下拉结点的电位，从而使得下拉结点的电位不受上拉结点电位的影响，避免在上拉结点的电位发生波动时，导致的下拉结点的电位不正常，从而导致移位寄存器输出的信号出现异常的问题。
[0024]下面结合说明书附图，对本发明实施例提供的一种移位寄存器和显示装置的【具体实施方式】进行说明。
[0025]本发明实施例提供的一种移位寄存器，如图2所示，包括第一上拉模块21、第二上拉模块22、传输模块23、下拉模块24和下拉结点控制模块25 ;第一上拉模块21、传输模块23和下拉模块24相连的连接点为上拉结点I3U ;下拉模块24和下拉结点控制模块25相连的连接点为下拉结点ro ;第二上拉模块22、下拉模块24和下拉节点控制模块25相连的连接点为下拉结点的控制节点roc ；
[0026]第一上拉模块21，用于在选通触发信号OUTN-1为高电平时，将上拉结点PU置为高电平；
[0027]第二上拉模块22，用于在选通触发信号0UTN-1为高电平时，将下拉结点的控制节点PDC置为高电平；
[0028]传输模块23，用于存储上拉结点PU的信号，并在上拉结点的信号的控制下，将接收到的时钟信号CLK输出；
[0029]下拉模块24，用于在选通结束信号0UTN+1为高电平时，将上拉结点PU、下拉结点的控制节点PDC和移位寄存器的输出端OUTN均置为低电平；并在下拉结点ro的电位为高电平时，将上拉结点PU和移位寄存器的输出端OUTN均置为低电平；
[0030]下拉节点控制模块25，用于存储下拉结点的控制节点roc的信号；并在下拉结点的控制节点PDC为高电平时，将下拉结点ro置为低电平；并在下拉结点的控制节点PDC为低电平时，将下拉结点ro置为高电平。
[0031]当显示装置中采用本发明实施例提供的移位寄存器时，第N级移位寄存器接收到的选通触发信号为第N-1级移位寄存器输出的信号，第N级移位寄存器接收到的选通结束信号为第N+1级移位寄存器输出的信号；第一级移位寄存器接收到的选通触发信号可以为初始触发信号；最后一级移位寄存器接收到的选通结束信号可以为冗余的移位寄存器输出的信号，该冗余的移位寄存器不连接显示装置中的栅极线，该冗余的移位寄存器只负责向最后一级移位寄存器输出选通结束信号。
[0032]当