显示装置中采用本发明实施例提供的移位寄存器时，相邻的两级移位寄存器接收到的时钟信号可以是互补的。也就是说，相邻的两级移位寄存器中的一级移位寄存器接收到的时钟信号为高电平时，相邻的两级移位寄存器中的另一级移位寄存器接收到的时钟信号为低电平；当相邻的两级移位寄存器中的一级移位寄存器接收到的时钟信号为低电平时，相邻的两级移位寄存器中的另一级移位寄存器接收到的时钟信号为高电平。
[0033]可选地，本发明实施例提供的移位寄存器如图3所示，下拉模块包括第一下拉单元241和第二下拉单元242 ；
[0034]第一下拉单元241，用于在选通结束信号0UTN+1为高电平时，将上拉结点I3U和下拉结点的控制节点PDC均置为低电平；并在下拉结点H)的电位为高电平时，将上拉结点置为低电平；
[0035]第二下拉单元242，用于在选通结束信号0UTN+1为高电平时，将移位寄存器的输出端OUTN置为低电平；并在下拉结点ro的电位为高电平时，将移位寄存器的输出端OUTN置为低电平。
[0036]进一步地，本发明实施例提供的移位寄存器如图4所示，其中，第一上拉模块包括第一晶体管Tl ;第一晶体管Tl的栅极和第一晶体管Tl的第一极相连，均接收选通触发信号0UTN-1，第一晶体管的第二极连接上拉结点PU。
[0037]如图4所示，本发明实施例提供的移位寄存器中的第二上拉模块包括第二晶体管T2 ;第二晶体管T2的栅极和第二晶体管T2的第一极相连，均接收选通触发信号OUTN-1，第二晶体管T2的第二极连接下拉结点的控制节点roc。
[0038]如图4所示，本发明实施例提供的移位寄存器中的传输模块包括第三晶体管T3和第一电容Cl ;第三晶体管T3的第一极接收时钟信号CLK，第三晶体管T3的栅极连接上拉结点PU，第三晶体管T3的第二极连接移位寄存单元的输出端OUTN ;第一电容Cl连接在第三晶体管T3的栅极和第三晶体管T3的第二极之间。
[0039]如图4所示，本发明实施例提供的移位寄存器中的第一下拉单元包括第四晶体管T4、第五晶体管T5和第六晶体管T6 ;第四晶体管T4的第一极连接上拉结点PU，第四晶体管T4的栅极接收选通结束信号0UTN+1，第四晶体管T4的第二极接收低电平信号VSS ;第五晶体管T5的第一极连接上拉结点PU，第五晶体管T5的栅极连接下拉结点H)，第五晶体管T5的第二极接收低电平信号VSS ;第六晶体管T6的第一极连接下拉结点的控制节点roc，第六晶体管T6的栅极接收选通结束信号0UTN+1，第六晶体管T6的第二极接收低电平信号VSS。
[0040]如图4所示，本发明实施例提供的移位寄存器中的第二下拉单元包括第七晶体管T7和第八晶体管T8 ;第七晶体管T7的第一极连接移位寄存器的输出端0UTN，第七晶体管T7的栅极接收选通结束信号0UTN+1，第七晶体管T7的第二极接收低电平信号VSS ;第八晶体管T8的第一极连接移位寄存器的输出端0UTN，第八晶体管T8的栅极连接下拉结点H)，第八晶体管T8的第二极接收低电平信号VSS。
[0041]如图4所示，本发明实施例提供的移位寄存器中的下拉结点控制模块包括第九晶体管T9和第十晶体管TlO ;第九晶体管T9的栅极连接下拉结点的控制节点roc，第九晶体管T9的第一极连接下拉结点ro，第九晶体管T9的第二极接收低电平信号VSS ;第十晶体管TlO的第一极和第十晶体管TlO的栅极相连，均接收高电平信号VDD，第十晶体管TlO的第二极连接下拉结点ro ;其中，第十晶体管T1的尺寸小于第九晶体管T9的尺寸，一般来说第九晶体管T9的尺寸至少为第十晶体管TlO的尺寸的五倍，优选地，第九晶体管T9的尺寸与第十晶体管TlO的尺寸之比为6:1，或者第九晶体管T9的尺寸与第十晶体管TlO的尺寸之比为7:1，或者第九晶体管T9的尺寸与第十晶体管TlO的尺寸之比为8:1，这样，在第九晶体管T9和第十晶体管T1同时导通时，下拉结点ro的点位才会为低电平。
[0042]在图1所示的移位寄存器中，由于时钟信号CLK是高低电平不断切换的，因此，晶体管M5会不断的充放电，这会导致移位寄存器的功耗的增加；而图4所示的移位寄存器中，由于高电平信号VDD为直流，因此，第十晶体管TlO —直导通，不会反复充放电，这可以降低移位寄存器的功耗。
[0043]进一步地，本发明实施例提供的移位寄存器如图5所示，下拉结点控制模块还包括第十一晶体管Tll ;第十一晶体管Tll的第一极接收高电平信号VDD，第十一晶体管Tll的栅极接收选通结束信号OUTN+1，第^^一晶体管Tll的第二极连接下拉结点H)。
[0044]在选通结束信号OUTN+1由低电平变为高电平后，图5所示的移位寄存器中由于第十晶体管T1和第十一晶体管TII均导通，第九晶体管T9关断，下拉结点ro点的电位上升的速度要高于图4所示的移位寄存单元中下拉结点ro的电位的上升速度，这是因为，在图4所示的移位寄存器，在选通结束信号OUTN+1为高电平时，第九晶体管T9关断，仅第十晶体管TlO导通。
[0045]进一步地，本发明实施例提供的移位寄存器如图6所示，下拉结点控制模块还包括第二电容C2 ;第二电容C2连接在第九晶体管T9的栅极和上拉结点I3U之间。
[0046]这样，在上拉结点PU的电位发生自举(即在时钟信号CLK由地电平变为高电平后，由于第一电容Cl的耦合作用，上拉结点的电位进一步升高)后，下拉结点的控制节点roc的电位也会由于第二电容C2的耦合作用而进一步升高，从而确保第九晶体管T9导通，进而保证下拉结点ro为低电平。
[0047]需要说明的是，对于液晶显示领域的晶体管来说，漏极和源极没有明确的区别，因此本发明实施例中所提到的晶体管的第一极可以为晶体管的源极，也可以为晶体管的漏极，晶体管的第二极可以为晶体管的漏极，也可以为晶体管的源极。当本发明实施例中所提到的晶体管的第一极为晶体管的源极时，本发明实施例中所提到的晶体管的第二极为晶体管的漏极；当本发明实施例中所提到的晶体管的第一极为晶体管的漏极时，本发明实施例中所提到的晶体管的第二极为晶体管的源极。
[0048]为了进一步说明本发明实施例提供的移位寄存器，下面结合图7所示的时序图说明其工作原理。
[0049]如图7所示，本发明实施例提供的移位寄存器的工作时序可以分为四个阶段。其中，时钟信号CLKB和时钟信号CLK是两个互补的时钟信号。
[0050]第I阶段:选通触发信号OUTN-1为高电平，选通结束信号OUTN+1为低电平，时钟信号CLK为低电平，因此，第一晶体管Tl、第二晶体管T2均导通；第一晶体管Tl导通使得第一电容Cl充电，从而使上拉结点I3U的电位被拉至高电位，第三晶体管T3开启，此时由于时钟信号CLK为低电平，因此，移位寄存器的输出端OUTN为低电平；第二晶体管T2导通，在图
4、图5或图6所示的移位寄存器中，第九晶体管T9的栅源极寄生电容和栅漏极寄生电容充电，第九晶体管T9的栅极的电位被拉至高电位(在图6所示的移位寄存器中，第二电容C2也充电)，即下拉结点的控制结点PDC的电位升至高电平，第九晶体管T9导通，由于第九晶体管T9的尺寸大于第十晶体管TlO的尺寸，因此，下拉结点H)的电位为低电平。
[0051]第2阶段:选通触发信号0UTN-1为低电平，选通结束信号0UTN+1为低电平，时钟信号CLK为高电平，因此，第一晶体管Tl、第二晶体管T2均关断；由于第一电容Cl的存储作用，因此，上拉结点依然为高电平，第三晶体管T3依然开启，此时由于时钟信号CLK为高电平，因此，移位寄存器的输出端OUTN为高电平，由于第一电容Cl的耦合作用，因此，上拉结点PU的电位进一步升高；虽然第二晶体管T2关断，但由于图4、图5或图6所示的移位寄存器中，第九晶体管T9的栅源极寄生电容和栅漏极寄生电容的存储作用，第九晶体管T9的栅极的电位依然为高电位(在图6所示的移位寄存器中，第二电容C2也会存储第九晶体管T9的栅极的电