移位寄存器单元、移位寄存器电路以及显示装置的制造方法
【技术领域】
[0001]本实用新型涉及显示技术领域，更具体地，涉及移位寄存器单元、移位寄存器电路以及显示装置。
【背景技术】
[0002]平板显示器，因其超薄且节能而被大力推广使用。多数平板显示器中要用到移位寄存器，通过GOA (Gate Drive on Array)方法实现的移位寄存器，即可以省去栅极驱动IC，还能减少一道制作工序，因此不但降低了平板显示器的制造成本，还在一定程度上缩短了制造周期。
[0003]因此近几年来GOA技术被广泛应用于平板显示器制造。GOA自身的功耗相对普通栅极驱动IC较大，为了降低GOA单元本身的功耗往往采用4个或更多的时钟(CLK)信号(时钟信号数为2的倍数)，同时降低时钟信号的频率，从而达到降低功耗的目的。采用该设计每个时钟周期中高电平时间为扫描一行时间的η倍(η为大于等于2的整数)，两时序相邻的时钟信号间有交叠部分。如图1所示，每一栅极行的实际充电时间为2Η所标识的阶段。基于该交叠部分，可以对每一栅极行进行提前开启，待每行真正写入像素电压的时候，该栅极行才完全开启，从而减小了栅极行本身电阻、电容负载所引起的栅极信号上升沿时间(Tr)对充电时间的影响。考虑到栅极行自身的寄生电容和电阻产生的信号延迟，为保证显示屏实际工作中每个像素写入的电压的正确性，对每一个像素而言，往往需要在栅极信号关闭后数据信号才关闭。如图2所示，栅极信号(Vgate)与数据信号(Vdata)关闭的时间差主要取决于栅极行本身电阻、电容负载引起的栅极信号下降沿时间(Tf)JP Tf越大，像素的有效充电时间(Teff)就会越少，如图2，所示Teff < 1Η。
[0004]图3示出了一种常用GOA设计方法实现的移位寄存器单元的具体电路图，图4示出了多个图3中的移位寄存器单元的相互连接关系的框图，其中，各个时钟信号的时序如图1所示。在图3中，晶体管M3和Μ4分别负责对输出端(OUTPUT)进行充电和放电。当晶体管M3的栅极为高电平且时钟信号(CLK)也未高电平时，输出端输出高电平信号；在完成一行栅极扫描之后，CLK变为低电平，复位信号(RESET)变为高电平，此时晶体管M2和M4开启，对晶体管M3的栅极和输出端进行放电。这样晶体管M3和M4分别处于关闭和开启的状态下，因此只有晶体管M4对输出端进行放电。如图4所示，第η个寄存器单元的输出除了驱动第η行栅极线，还对第η-2个寄存器单元进行复位，并作为第η+2个寄存器单元的输Ac这样，通过传统GOA设计方法实现的寄存器电路，只能减小Tr，从而减小Tr对像素有效充电时间的影响。
[0005]对于高分辨率或高刷新频率的产品而言，像素的充电时间本身就很少，因此Tf对像素的有效充电时间的影响变得更加明显。
【实用新型内容】
[0006]本实用新型提供了一种移位寄存器单元、一种移位寄存器电路以及一种显示装置，用以解决现有技术中由于栅极驱动信号的下降沿时间(Tf)长而导致像素有效充电时间(Teff)短的问题。
[0007]本实用新型的一个方面提供了一种移位寄存器单元，包括:
[0008]充电模块，一端与所述移位寄存器单元的输入端连接，另一端与上拉节点连接，用于接收输入信号，并在输入信号的控制下将上拉节点的电位拉高以产生上拉信号；
[0009]上拉模块，一端与上拉节点连接，另一端与所述移位寄存器单元的第一时钟信号端连接，用于接收所述上拉信号和第一时钟信号，并且在上拉信号和第一时钟信号的控制下在上拉阶段对所述移位寄存器单元的输出端进行充电；
[0010]第一下拉控制模块，一端与所述移位寄存器单元的第二时钟信号端连接，另一端与所述移位寄存器单元的低电压端连接，用于接收第二时钟信号，并在第二时钟信号的控制下在下拉控制节点处产生下拉控制信号；
[0011]第二下拉控制模块，一端与下拉控制节点连接，另一端与上拉节点连接，用于接收下拉控制信号，并在下拉控制信号的控制下，在下拉节点处产生下拉信号；
[0012]第一下拉模块，一端与所述移位寄存器单元的第一复位端连接，另一端与所述移位寄存器单元的输出端连接，用于接收第一复位信号并在第一下拉阶段在第一复位信号的控制下对所述移位寄存器单元的输出端进行放电；
[0013]第二下拉模块，一端与下拉节点连接，另一端与所述移位寄存器的输出端连接，用于接收下拉信号，并在下拉信号的控制下在第二下拉阶段对所述移位寄存器单元的输出端进行放电；以及
[0014]复位模块，一端与所述移位寄存器单元的第二复位端连接，另一端与所述上拉节点连接，用于接收第二复位信号，并在第二复位信号的控制下对所述上拉节点进行复位；
[0015]其中，所述上拉模块在所述第一下拉阶段对所述移位寄存器单元的输出端进行放电。
[0016]优选地，所述充电模块包括第一晶体管，所述第一晶体管的栅极和第一极与所述输入端连接，第二极与所述上拉节点连接。
[0017]优选地，所述复位模块包括第二晶体管，所述第二晶体管的栅极与所述第二复位端连接，第一极与所述上拉节点连接，第二极与低电压端连接。
[0018]优选地，所述上拉模块包括第三晶体管，所述第三晶体管的栅极与所述上拉节点连接，第一极与所述第一时钟信号端连接，第二极与所述输出端连接。
[0019]优选地，所述第一下拉模块包括第四晶体管，所述第四晶体管的栅极与所述第一复位端连接，第一极与所述输出端连接，第二极与所述低电压端连接。
[0020]优选地，所述第二下拉控制模块包括第五晶体管和第六晶体管，所述第五晶体管的栅极与所述下拉控制节点连接，第一极与所述第二时钟信号端连接，第二极与所述下拉节点连接；所述第六晶体管的栅极与所述第三晶体管的栅极连接，第一极与所述下拉节点连接，第二极与所述低电压端连接。
[0021]优选地，所述第一下拉控制模块包括第七晶体管和第八晶体管，所述第七晶体管的栅极与所述第三晶体管的栅极连接，第一极与所述下拉控制节点连接，第二极与所述低电压端连接；所述第八晶体管的栅极和第一极与所述第二时钟信号连接，第二极与所述下拉控制节点连接。
[0022]优选地，所述第二下拉模块包括第九晶体管、第十晶体管和第十一晶体管，所述第九晶体管的栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述低电压端连接；所述第十晶体管的栅极与所述下拉节点连接，第一极与所述输出端连接，第二极与所述低电压端连接；所述第十一晶体管的栅极与所述第二时钟信号连接，第一极与所述输出端连接，第二极与所述低电压端连接。
[0023]优选地，所述上拉模块和所述第一下拉模块在第一下拉阶段同时对所述移位寄存器单元的输出端放电。
[0024]优选地，所述第三晶体管和所述第四晶体管的尺寸大于其他晶体管的尺寸。
[0025]优选地，所述第二复位信号相对于所述第一复位信号延迟一条栅极线的实际充电时间的1/2。
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