漏极连接第一输出端OUTl ;第六晶体管M6的栅极连接第一节点NI，第六晶体管M6的源极连接第五输入端IN5，第六晶体管M6的漏极连接第二节点N2。第二电容C2连接于第二节点N2和第五输入端IN5之间。
[0041]在上述结构的基础上，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6均为P型沟道薄膜晶体管。在此基础上第一输入端INl接入的第一脉冲信号PS1，其作为有效驱动信号的部分为低电平信号，而高电平信号则为无效驱动信号，即第一脉冲信号PSl在不同的时间段其电位值不同，当其为高电平信号时，不能使栅极连接到它的第一晶体管Ml和第二晶体管M2开启，所以是无效驱动信号；而当其为低电平信号时，能使栅极连接到它的第一晶体管Ml和第二晶体管M2开启，所以是有效驱动信号。并且第一脉冲信号PSl可以由驱动芯片直接提供，也可以由其他电路产生，在此不作限定。并且在上述结构的基础上，第一电平信号VGl的电位比第二电平信号VG2的电位高，即第一电平信号VGl为高电平信号VGH，第二电平信号VG2为低电平信号VGL。
[0042]根据移位寄存器的具体应用环境，其实现移位的信号可能是高电平信号，也有可能是低电平信号，在本实施例中，该移位寄存器用来向有机发光显示面板提供发光驱动信号。通常在有机发光面板中，发光驱动信号为高电平信号。所以在本实施例提供的移位寄存器中，第二输入端IN2接入的第二脉冲信号PS2，当其为高电平信号时，为有效移位信号，由上一级移位寄存器输出用来触发与上级移位寄存器连接的有机发光元件并用来触发本级移位寄存器；而本级移位寄存器的第一输出端OUl输出的第四脉冲信号PS4，当其为高电平信号时为有效的移位信号，用来触发和本级移位寄存器连接的有机发光元件和触发下级移位寄存器。本实施例中，第二脉冲信号PS2和第四脉冲信号PS4为低电平信号时，为无效的移位信号。
[0043]请参考图3b，为图3a提供的移位寄存器对应的驱动时序不意图。
[0044]第一时间段Tl ;与第二输入模块20连接的第二输入端IN2输入第二脉冲信号PS2，与第二输入模块20连接的第三输入端IN3输入的第一时钟信号CK控制第二输入模块20将第二脉冲信号CKB传输至第一节点NI。
[0045]具体地，在第一时间段Tl，第一输入端INl接入的第一脉冲信号为高电平信号VGH，为无效的驱动信号，与第一输入端INl连接的第一晶体管Ml和第二晶体管M2不开启。
[0046]而第二输入模块20中，第三输入端IN3接入的第一时钟信号CK为低，控制所述第三晶体管M3打开，第三晶体管M3将第二脉冲信号PS2传输至所述第一节点NI，并由于所述第一电容Cl的作用，第一节点NI的电位在所述第一时间段Tl得到保持。此时第二脉冲信号PS2为高电平信号，为有效的移位信号，第一节点NI保持第二脉冲信号PS2的电位为高电平。即第一时间段Tl为信号输入阶段。
[0047]而输出模块30中，第一节点NI保持的高电平信号电位控制所述第四晶体管M4和第六晶体管M6关闭；第二节点N2由于第二电容C2的耦合保持接入所述第五输入端IN5的第一电平信号VGl的电位，即为高电位，第二节点N2的电位控制第五晶体管M5关闭。即输出模块的第四晶体管M4、第五晶体管M5和第六晶体管M6均为关闭状态，没有新的信号传输到第一输出端0UT1，第一输出端OUTl将保持输出复位后的信号，即无效的移位信号，即低电平信号。
[0048]在第一时间段Tl后，为第一过渡时间段Tl’，在第一过渡时间段Tl’，移位寄存器的输入无变化，仅第一时钟信号CK由低电平信号变为高电平信号，此时由于第二时钟信号CKB未发生改变，仍旧为高电平信号，此时第一时钟信号CK与第二时钟信号CKB相位相同。
[0049]在第一过渡时间段Tl’，第一时钟信号CK由低电平信号变为高电平信号，第二输入模块20的第三晶体管M3关闭，NI节点没有新的信号输入，仍旧保持第一时间段Tl的电位。而其他模块则由于没有信号输入变化，因此各节点及输出端的信号与第一时间段Tl内一致，不发生变化。
[0050]第二时间段T2:第一输入端INl输入第一脉冲信号PS1，控制第一晶体管Ml和第二晶体管M2打开，第一晶体管Ml将第五输入端IN5接入的第一电平信号VGl传输至第一节点NI，第二晶体管M2将第四输入端IN4接入的第二时钟信号CKB传输至第二节点N2 ;第二节点N2上的第二时钟信号CKB控制输出模块30输出第四脉冲信号。
[0051]具体地，在第二时间段T2，第一输入端INl输入的第一脉冲信号PSl为低电平信号，为有效的驱动信号，使得第一晶体管Ml和第二晶体管M2打开。由于第一电平信号VGl为高电平信号，因此NI的电位仍旧保持高电位。而第二时钟信号CKB在第二时间段T2由第一时间段Tl的高电平变为低电平，因此由于第二晶体管M2的作用，第二节点的电位变为第二时钟信号CKB的电位，为低电位。
[0052]在第二时间段T2，第一时钟信号CK为高电平信号，第二输入模块20的第三晶体管关闭。
[0053]而输出模块30中，在第二时间段T2，第一节点NI由于第一输入模块10的作用保持第一电平信号VGl的高电位，第二节点N2由于第一输入模块10的作用保持第二时钟信号CKB的低电位。第一节点NI的电位控制第四晶体管M4和第六晶体管M6保持关闭状态。第二节点N2的电位控制第五晶体管M5打开，第五晶体管M5将接入第五输入端IN5的所述第一电平信号VGl传输至所述第一输出端OUl。由于第一电平信号VGl为高电平信号，此时第一输出端OUl的输出信号为高电平信号，为有效的移位信号，即该第二时间段T2为信号输出阶段。
[0054]在第二时间段T2后，为第而过渡时间段T2’，在第二过渡时间段T2’，第一脉冲信号PSl由低电平信号变为高电平信号，第二时钟信号CKB由低电平信号变为高电平信号。此时由于第一脉冲信号PSl变为无效驱动信号，第一晶体管Ml关闭，此时由于第一时钟信号CK仍旧为高电平信号，所以第三晶体管M3也处于关闭状态。第一节点NI由于第一晶体管Ml和第三晶体管M3都处于关闭状态，无信号输入，由于第一电容Cl的耦合作用，第一节点NI的电位被抬高与第一电容Cl另一基板接入的第二时钟信号CKB的电位，使得第一节点NI的电位变为比高电平信号的电位更高。而其他节点及移位寄存器的输出没有变化。在该第二过渡时间段T2’，第一时钟信号CK和第二时钟信号CKB的相位相同。
[0055]第三时间段T3:第一时钟信号CK控制第二输入模块20将第二脉冲信号PS2传输至第一节点NI ;第一节点NI上的第二脉冲信号PS2控制输出模块输出第四脉冲信号PS4。
[0056]具体地，在第三阶段T3，第一脉冲信号PSl为无效的驱动信号及低电平信号，此时第一晶体管Ml和第二晶体管M2关闭。第一时钟信号CK为低，控制第三晶体管M3打开，此时第二脉冲信号PS2为低电平信号，该低电平信号经第三晶体管M3传输至第一节点NI，并且由于第一电容Cl的作用，第一节点NI的电位在该第三时间段T3得到保持，为第二脉冲信号PS2的低电平信号。
[0057]在第三时间段T3，第一节点NI由于第二输入模块20的作用保持接入第二输入端IN2的第二脉冲信号PS2的电位；第一节点NI的电位控制第四晶体管M4和第六晶体管M6打开。第四晶体管M4将接入第六输入端IN6的第二电平信号VG2传输至第一输出端OUTl ；第六晶体管M6将第一电平信号VGl传输至第二节点N2，第二节点N2保持第一电平信号VGl的电位并控制第五晶体管M5关闭。由于第二电平信号VG2为低电平信号，所以此时第一输出端OUTl输出的为低电平信号，为无效的移位信号，使得输出模块30的信号输出得到复位，即该第三时间段T3为信号复位阶段。
[0058]在第三时间段T3之后为第三过渡阶段T3’，在该阶段，第一时钟信号CK由低变为高，第三晶体管M3关闭，第一节点NI保持前一阶段的电位，其他节点及输出不变。
[0059]第四时间段T4，第二时钟信号CKB由高变低，第一节点NI由于第一电容Cl的耦合作用保持第二时钟信号CKB的低电位，第四晶体管M4和第六晶体管M6打开，第四晶体管M4将第二电平信号VG2的低电平信号传输至第一输出端OUTl，第六晶体管M6刷新第二节点N2的电位，使得第二节点N2保持第一电平信号VGl的高电平电位，第五晶体管M5关闭。
[0060]第四时间段T4后为第四过渡时间段T4’，第二时钟信号CKB由低变高，第一节点NI的电位被拉回到低电平信号的电位。
[0061]在之后的时间段中，第一节点NI的电位将会在低电平信号和比低电平信号更低的第二时钟信号CKB的低电位之间不断变化，保持第一输出端输出低电平信号，直至下一个循环的信号输出阶段。
[0062]本实施例提供的移位寄存器，稳定性好、传输性能优异、工作稳定、性能良好，解决了现有技术中移位寄存器稳定性差、工作不稳定的情况。
[0063]需要说明的是，本实施例中，第一时间段Tl为信号输入阶段，第二时间段T2为信号输出阶段，第三时间段T3为信号复位阶段，第二脉冲信号PS2在第一时间段Tl为高电平信号，在第二时间段T2为低电平信号，即第二脉冲信号在第一时间段Tl和第二时间段T2相位相反。类似地，第四脉冲信号PS4在第二时间段T2与第三时间段T3相位相反。第一时钟信号CK和第二时钟信号CKB在第一时间段Tl、第二时间段T2、第三时时间段T3相位均相反。而第一