输出的第一脉冲信号PSl为低电平，为有效的驱动信号。N3节点的电位即为第一输入端INl此时的输出电位，为低电位，第十二晶体管M12打开，第五输入端IN5接入的第一电平信号VGl传输至第四节点N4，第四节点N4的点位保持第一电平信号VGl的电位，为高电平信号。第四节点N4的电位控制第七晶体管M7关闭。
[0080]在第三时间段T3，第一时钟信号CK为低，第二时钟信号CKB为高，第三脉冲信号PS3为高电平信号，在之后的时间段第三脉冲信号PS3保持高电平直至下一次循环输入低电平信号。在第三时间段IN3，第十晶体管MlO和第^^一晶体管Mll打开，第四节点N4置低，第七晶体管M7打开，第一输入端INl输出第一电平信号VG1，为高电平信号。第八晶体管M8栅极电位为高，第八晶体管M8关闭。第三输入模块40信号完成复位。
[0081]在之后的时间段，每次第一时钟信号CK变低，完成对第四节点N4电位置低和第八晶体管M8栅极电位抬高，保证第一输入端INl输出高电平信号。
[0082]同样地，在各个时间段之间，还包括各个过渡时间段，在各个过渡时间段，第一时钟信号CK和第二时钟信号CKB相位相同。
[0083]本实施例提供的移位寄存器，稳定性好、传输性能优异、工作稳定、性能良好，解决了现有技术中移位寄存器稳定性差、工作不稳定的情况。
[0084]另外，在本发明的其他一些实施例中，各模块包含的晶体管还可以为N型沟道薄膜晶体管，此时第一电平信号比第二电平信号低。并且第一脉冲信号、第三脉冲信号的有效驱动电位和无效驱动电位与本实施例中相反，第二脉冲信号及第四脉冲信号的有效移位信号和无效移位信号的相位与本实施例中也相反。其工作原理与本实施例相同，在此不再赘述。
[0085]请参考图6，图6为本发明提供的另一种移位寄存器的示意图，本实施例提供的移位寄存器的技术方案适用于提高电路稳定性的情况。如图所示，本实施例提供的移位寄存器包括:第一输入模块10、第二输入模块20、第三输入模块40和输出模块30 ;第一输入端IN1、第二输入端IN2、第三输入端IN3、第四输入端IN4、第五输入端IN5、第六输入端IN6、第七输入端IN7、第八输入端IN8、第九输入端IN9和第一输出端OUTl。其中第一输入端INl既作为第三输入模块40的信号输出端同时也作为第一输入模块10的信号输入端，由第三输入模块40向第一输入模块10输入第一脉冲信号PSl，第二输入端IN2接入第二脉冲信号PS2，第三输入端IN3接入第一时钟信号CK，第四输入端IN4接入第二时钟信号CKB，第五输入端接入第一电平信号VGl，第六输入端IN6接入第二电平信号VG2，第七输入端IN7介入第三脉冲信号PS3，第八输入端IN8接入第三时钟信号CK2，第九输入端IN9接入第四时钟信号CK2B。其中第一时钟信号CK和第二时钟信号CKB具有第一相位变化周期tl，第三时钟信号CK2和第四时钟信号CK2B具有第二相位变化周期t2，其中tl = 2*t2。
[0086]在上述方案的基础上，第二输入模块20、第三输入模块40和输出模块30均可通过多种电路方式实现，本实施例中，采用与图5a中相同的电路结构，仅将第三输入模块40连接的第一时钟信号CK和第二时钟信号CKB更换为第三时钟信号CK2和第四时钟信号CK2B，具体结构请参考相关描述，在此不再赘述。
[0087]请参考图7，为图6提供的移位寄存器对应的驱动时序示意图。将时间分为时间段sl、s2、s3……，在个时间段中分别设置有过渡时间段Si’、s2’、S3’……。
[0088]对于第三输入模块40，连接其的第三时钟信号CK2和第四时钟信号CK2B的时序变化与图5b中的第一时钟信号CK和第二时钟信号CKB相同，所以对于第三输入模块40来说，其输入输出与图5a和图5b中提供的实施例相同，可以参考相关描述，在此不再赘述。
[0089]对于第一输入模块10、第二输入模块20和输出模块30来说，相对于图3a和图3b提供的实施例，第一时钟信号CK和第二时钟信号CKB的相位变化时间变为两倍，并且第二输入端IN2接入的第二脉冲信号PS2的有效移位时间也变为两倍。因此，对于第一输入模块10、第二输入模块20和输出模块30来说，其驱动原理与图3a和图3b提供的移位寄存器相同。
[0090]时间段sl构成第一时间段Tl ;与所述第二输入模块20连接的第二输入端IN2输入第二脉冲信号PS2为高，与所述第二输入模块20连接的第三输入端IN3输入的第一时钟信号CK控制所述第二输入模块将所述第二脉冲信号传PS2输至所述第一节点NI ;第一输入模块INl输入的第一脉冲信号PSl为高电平信号，第一输入模块10的第一晶体管Ml和第二晶体管M2关闭，第二节点N2保持复位后的高电位。第一节点NI和第二节点N2的电位使得输出模块30与第一电平信号VGl和第二电平信号VG2均不导通，第一输出端OUTl输出复位后的无效移位信号，及低电平信号。
[0091]时间段s2、s2’和s3组成第二时间段T2:在第二时间段T2的前段s2，第一输入端INl输入第一脉冲信号PS1，此时第一脉冲信号为低电平信号，为有效的驱动信号，控制所述第一晶体管Ml和所述第二晶体管M2打开，所述第一晶体管将所述第五输入端接入的第一电平信号VGl传输至所述第一节点NI，由于第一电平信号为高电平信号，第一节点NI保持高电位。第二晶体管M2将所述第四输入端IN4接入的第二时钟信号传输至所述第二节点N2，由于此时第二时钟信号CKB为低，第二节点N2为低电位。所述第二节点上N2的第二时钟信号CKB控制所述输出模块30与所示第一电平信号VGl导通，第一输出端OUl输出第四脉冲信号PS4，第四脉冲信号PS4此时为高电平信号，为有效的移位信号。在第二时间段T2的后段s2’及s3，第一脉冲信号PSl变为高电平，其他节点及输入无变化。第一晶体管Ml和第二晶体管M2关闭，第一节点NI和第二节点N2保持前段s2的状态，输出模块30的导通状态不变，第一输出端OUTl输出的第四脉冲信号PS4此时仍旧为高电平的有效移位信号。
[0092]时间段s4，s4’和s5组成第三时间段T3:在第三时间段T3，第一时钟信号CK为低，第二时钟信号CKB为高，第一脉冲信号PSl为高电平信号，第二脉冲信号PS2为低电平信号。所述第一时钟信号CK控制所述第二输入模块20将所述第二脉冲信号PS2传输至所述第一节点NI ;所述第一节点NI上的第二脉冲信号PS2控制所述输出模块30与第二电平信号VG2导通，输出模块30输出第四脉冲信号PS4，第四脉冲信号PS4在此时间段为低电平信号，为无效的移位信号。
[0093]本实施例中，还包括的第一过渡时间段Tl’和第二过渡时间段T2’。其中第一过渡时间段Tl’即为过渡时间段Si’，该第一过渡时间段Tl’处于第一时间段Tl与第二时间段T2之间。第二过渡时间段T2’为过渡时间段S3’，该第二过渡时间段T2’处于第二时间段T2与第三时间段T3之间。所述第一时钟信号CK和所述第二时钟信号CKB在所述第一过渡时间段Tl’和所述第二过渡时间段T2’的相位相同。
[0094]本实施例提供的移位寄存器，可以同时为有机发光显示面板提供栅极驱动信号和发光信号。其中第一输入端INl上传输的第一脉冲信号PSl既作为第一输入模块10的驱动信号，还可以用来驱动连接本级移位寄存器的有机发光元件的栅极，即第一脉冲信号作为栅极驱动信号。同时第四脉冲信号作为有机发光源极的发光驱动信号。即本实施例提供的移位寄存器可以同时满足栅极驱动和发光驱动的左右，不同单独提供栅极驱动电路和发光驱动电路，简化了现有技术中采用两种电路的工艺，有利于节省元器件。本实施例提供的移位寄存器，稳定性好、传输性能优异、工作稳定、性能良好，解决了现有技术中移位寄存器稳定性差、工作不稳定的情况。
[0095]另外，在本发明的其他一些实施例中，各模块包含的晶体管还可以为N型沟道薄膜晶体管，此时第一电平信号比第二电平信号低。并且第一脉冲信号、第三脉冲信号的有效驱动电位和无效驱动电位与本实施例中相反，第二脉冲信号及第四脉冲信号的有效移位信号和无效移位信号的相位与本实施例中也相反。其工作原理与本实施例相同，在此不再赘述。
[0096]以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
【主权项】
1.一种移位寄存器，包括: 第一输入模块、第二输入模块和输出模块； 第一输入端、第二输入端、第三输入端、第四输入端、第五输入端、第六输入端和第一输出端；所述第一输入端接入第一脉冲信号，所述第二输入端接入第二脉冲信号，所述第三输入端接入第一时钟信号，所述第四输入端接入第二时钟信号，所述第五输入端接入第一电平信号，所述第六输入端接入第二电平信号； 所述第一输入模块包括第一晶体管和第二晶体管；所述第一晶体管的栅极连接所述第一输入端，所述第一晶体管的源极连接所述第五输入端，所述第一晶体管的漏极连接第一节点；所述第二晶体管的栅极连接所述第一输入端，所述第二晶体管的源极连接所述第四输入端，所述第二晶体管的漏极连接第二节点； 所述第二输入模块连接所述第二输入端、第三输入端和第四输入端；所述第二输入模块与所述第一输入模块在所述第一节点电连接； 所述输出模块连接所述第五输入端、第六输入端和第一输出端；所述输出模块与所述第一输入模块在