过渡时间段Tl’、第二过渡时间段T2’、第三过渡时间段T3’为时钟信号过渡变化阶段，在这些过渡时间段内，第一时钟信号CK和CKB相位相同。在本发明的其他一些实施例中，也可以不设置过渡时间段，不影响移位寄存器的工作。
[0064]另外，在本发明的其他一些实施例中，第一晶体管M1，第二晶体管M2，第三晶体管M3，第四晶体管M4，第五晶体管M5和第六晶体管M6可以为N型沟道薄膜晶体管，此时第一电平信号比第二电平信号低。并且第一脉冲信号的有效驱动电位和无效驱动电位与本实施例中相反，第二脉冲信号及第四脉冲信号的有效移位信号和无效移位信号的相位与本实施例中也相反。其工作原理与本实施例相同，在此不再赘述。
[0065]请参考图4，图4是本发明实施例提供的另一种移位寄存器的示意图，本实施例提供的移位寄存器的技术方案适用于提高电路稳定性的情况。如图所示，本实施例提供的移位寄存器包括:第一输入模块10、第二输入模块20、第三输入模块40和输出模块30 ;第一输入端IN1、第二输入端IN2、第三输入端IN3、第四输入端IN4、第五输入端IN5、第六输入端IN6、第七输入端IN7和第一输出端OUTl。其中第一输入端INl既作为第三输入模块40的信号输出端同时也作为第一输入模块10的信号输入端，由第三输入模块40向第一输入模块10输入第一脉冲信号PSl，第二输入端IN2接入第二脉冲信号PS2，第三输入端IN3接入第一时钟信号CK，第四输入端IN4接入第二时钟信号CKB，第五输入端接入第一电平信号VG1，第六输入端IN6接入第二电平信号VG2，第七输入端IN7介入第三脉冲信号PS3。
[0066]其中，图4实施例中包含的第一输入模块10、第二输入模块20和输出模块30的输入输出连接以及该三个模块之间的具体连接与图2所示的实施例中的连接关系相同，具体可以参考相关描述，在此不再赘述。以下将对其不同之处进行详细描述。
[0067]请继续参考图4，该第三输入模块40与第三输入端IN3、第四输入端IN4、第五输入端IN5、第六输入端IN6、第七输入端IN7和第一输入端INl连接；第七输入端IN7接入第三脉冲信号，作为第三输入模块40的启动信号；第一输入端INl作为第三输入模块40的输出端，以向第一输入模块10输出第一脉冲信号PSl。
[0068]同样地，本实施例中，第一晶体管Ml和第二晶体管M2为P型沟道薄膜晶体管，此时第一电平信号VGl的电位比第二电平信号VG2电位高，即在本实施例中，第二电平信号VG2的电位为可控制P型沟道薄膜晶体管开启的电位。在本发明的其他实施例中，第一晶体管Ml和第二晶体管M2也可以为N型沟道薄膜晶体管，此时第一电平信号VGl的电位比第二电平信号VG2电位低，在N型沟道薄膜晶体管中，第二电平信号VG2的电位为可控制晶体管开启的电位。
[0069]在本实施例中，第三输入模块40根据第三输入端IN3接入的第一时钟信号CK、第四输入端IN4接入的第二时钟信号CKB、第五输入端IN5接入的第一电平信号VG1、第六输入端IN6接入的第二电平信号VG2以及第七输入端IN7接入的第三脉冲信号PS3的控制，向第一输入模块10提供第一脉冲信号PSl作为驱动信号。第一输入模块10的第一晶体管Ml和第二输入模块20根据第一脉冲信号PSl和第一电平信号VGl的控制以及根据第二脉冲信号PS2、第一时钟信号CK和第二时钟信号CKB的控制，使得第一节点NI处于低电位状态或者高电位状态。同时第一输入模块10的第二晶体管M2根据第一脉冲信号PSl和第二时钟信号CKB的控制使得第二节点N2处于低电位状态或者高电位状态。而输出模块30则在第一节点NI和第二节点N2的控制下，在不同的时间由第一输出端OUTl输出第一电平信号VGl的高电平或者输出第二电平信号VG2的低电平作为第四脉冲信号PS4。
[0070]在上述方案的基础上，第二输入模块20、第三输入模块40和输出模块30均可通过多种电路方式实现，在此以下述实施例为例进行描述，但本发明提供的第二输入模块20、第三输入模块40和输出模块30的电路不限于下述实施例，还可通过其他多种组合形式实现。
[0071]参考图5a所示，为本发明实施例提供的一种移位寄存器的示意图。在图4所述移位寄存器的基础上，图5a所示移位寄存器包括第一输入模块10、第二输入模块20、第三输入模块40和输出模块30。
[0072]本实施例中，第一输入模块10、第二输入模块20、输入模块30包含的原件与图3a中所示相同，具体连接方式可以参考相关描述，在此不再赘述。请参考图5a，本实施例中，第三输入模块40包括第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第^^一晶体管M11、第十二晶体管M12、第三电容C3和第四电容C4。
[0073]具体地，第七晶体管M7的栅极链接第十二晶体管M12的漏极，其连接点为第四节点N4，第七晶体管M7的源极连接至第五输入端IN5，用来接收第一电平信号VG1，第七晶体管M7的漏极链接至第一输入端IN7，用来向第一输入端INl输出第一脉冲信号PS1。第八晶体管M8的栅极链接至第九晶体管M9的漏极，第八晶体管M8的源极连接至第四输入端IN4，用来接收第二时钟信号CKB，第八晶体管M8的漏极连接至第一输入端INl。第九晶体管M9的栅极连接至第六输入端IN6，用来接收第二电平信号VG2，第九晶体管M9的源极连接至第十晶体管MlO的漏极。第十晶体管MlO的栅极链接至第三输入端IN3，用来接收第一时钟信号CK，第十晶体管MlO的源极连接至第七输入端IN7，用来接收第三脉冲信号PS3。第^^一晶体管Mll的栅极连接至第三输入端IN3，用来接收第一时钟信号CK，第^^一晶体管Mll的源极连接至第六输入端IN6，用来接收第二电平信号VG2，第十一晶体管Mll的漏极连接至第四节点N4。第十二晶体管M12的栅极连接至第一输入端IN1，第十二晶体管M12的源极连接至第五输入端IN5，用来接收第一电平信号VGl。第三电容C3连接于第八晶体管M8的栅极与第一输入端INl之间，第三电容C3与第一输入端INl的连接点为第三节点N3。第四电容C4连接于第七晶体管M7的栅极与第五输入端IN5之间。
[0074]在上述结构的基础上，各模块包含的晶体管均为P型沟道薄膜晶体管。在此基础上第一输入端INl接入的第一脉冲信号PS1，其作为有效驱动信号的部分为低电平信号，而高电平信号则为无效驱动信号，即第一脉冲信号PSl在不同的时间段其电位值不同，当其为高电平信号时，不能使栅极连接到它的第一晶体管Ml和第二晶体管M2开启，所以是无效驱动信号；而当其为低电平信号时，能使栅极连接到它的第一晶体管Ml和第二晶体管M2开启，所以是有效驱动信号。第三脉冲信号PS3作为第三输入模块的驱动信号，当其为低电平时为有效的驱动信号，当其为高电平时为无效的驱动信号。并且在上述结构的基础上，第一电平信号VGl的电位比第二电平信号VG2的电位高，即第一电平信号VGl为高电平信号VGH，第二电平信号VG2为低电平信号VGL。
[0075]根据移位寄存器的具体应用环境，其实现移位的信号可能是高电平信号，也有可能是低电平信号，在本实施例中，该移位寄存器用来向有机发光显示面板提供发光驱动信号。通常在有机发光面板中，发光驱动信号为高电平信号。所以在本实施例提供的移位寄存器中，第二输入端IN2接入的第二脉冲信号PS2，当其为高电平信号时，为有效移位信号，由上一级移位寄存器输出用来触发与上级移位寄存器连接的有机发光元件并用来触发本级移位寄存器；而本级移位寄存器的第一输出端OUl输出的第四脉冲信号PS4，当其为高电平信号时为有效的移位信号，用来触发和本级移位寄存器连接的有机发光元件和触发下级移位寄存器。本实施例中，第二脉冲信号PS2和第四脉冲信号PS4为低电平信号时，为无效的移位信号。
[0076]请参考图5b，为图5a提供的移位寄存器对应的驱动时序不意图。
[0077]由于第一输入模块10、第二输入模块20、输出模块30的连接与信号输入与图3a所不的实施例相同，所以第一输入模块10、第二输入模块20和输出模块30的各时间段各节点及输入输出波形与图3b中相同，在此不再赘述。
[0078]在第一时间段Tl，第七输入端IN7输入第三脉冲信号PS3，第三脉冲信号PS3在该阶段为低电平信号，为有效的驱动信号。此时第一时钟信号CK为低，第十晶体管MlO和第十一晶体管Mll打开。第二电平信号VG2为低电平信号，第九晶体管M9打开。第三脉冲信号PS经第十晶体管MlO和第九晶体管M9传输至第八晶体管M8的栅极，由于此时第三脉冲信号PS3为低电平信号，第八晶体管M8打开，第二时钟信号CKB传输至第一输入端INl，由于第二时钟信号CKB此时为高电平，第一输入端INl输出的第一脉冲信号PSl此时为高电平，为无效的驱动信号，不能使第一输入模块10的第一晶体管Ml和第二晶体管M2工作。同时，第二电平信号VG2经过第十一晶体管Mll传输至第四节点，控制第七晶体管M7打开，第五输入端IN5上输入的第一电平信号VGl传输至第一输入端IN1，由于第一电平信号VGl为高电平信号，所以对第一输入端INl的输出无影响。
[0079]在第二时间段T2，第一时钟信号CK为高，第二时钟信号CKB为低，第三脉冲信号PS3为高电平信号。第十晶体管M10、第^^一晶体管Mll关闭，第八晶体管M8栅极保持第一时间段Tl时的地点为，第八晶体管M8打开，第二时钟信号CKB传输至第一输入端INl，由于第二时钟信号CKB此时为低，所以第一输入端INl