一种多相非交叠时钟产生电路的制作方法

本实用新型属于半导体集成电路中设计领域，尤其涉及一种多相非交叠时钟产生电路。
背景技术：
：在开关电容和电荷泵等电路中必不可少的单元是非交叠时钟信号产生电路。在开关电容电路中经常需要使用两相不交叠时钟来控制电路的工作，这时钟相位有相差，用来控制不同开关在不同相位工作。非交叠时钟信号产生电路的功能是产生互相不交叠的时钟信号，避免时钟信号控制的开关同时开启，也由于一相时钟较另一相提前关断，减少了开关的电荷注入效应的影响。传统的非交叠时钟信号产生电路存在结构相对复杂、功耗较高、占用面积大、可靠性低、不可移植、不可编程等缺陷。技术实现要素：本实用新型所要解决的技术问题是提供一种多相非交叠时钟产生电路，结构简单、功耗低、占用面积小、可靠性高、可编程、可移植。为解决上述技术问题，本实用新型提供一种多相非交叠时钟产生电路，其特征是，由逻辑门电路产生多相非交叠时钟信号。由逻辑门电路构成产生两相非交叠时钟信号的两相非交叠时钟信号产生电路，包括第一与门and1、第一非门inv1、第二非门inv2、第一反相器INV1、第三反相器INV3、第二与门and2、第四非门inv4、第五非门inv5和第二反相器INV2；输入信号IN作为第一与门and1的一路输入，第一与门and1的输出out1连接第一非门inv1的输入端，第一非门inv1的输出端连接第二非门inv2的输入端，第二非门inv2的输出端与第一反相器INV1的输入端连接并同时作为第二与门and2的另一路输入信号in4，第一反相器INV1的输出为第一时钟信号CC0；输入信号IN经第三反相器INV3反相后的信号作为第二与门and2的一路输入信号in3；第二与门and2的输出out2连接第四非门inv4的输入端，第四非门inv4的输出端连接第五非门inv5的输入端，第五非门inv5的输出端与第二反相器INV2的输入端连接并同时作为第一与门and1的另一路输入信号in2，第二反相器INV2的输出为第二时钟信号CC1；第一时钟信号CC0和第二时钟信号CC1即为两相非交叠时钟信号。由逻辑门电路构成产生四相非交叠时钟信号的四相非交叠时钟信号产生电路，包括第一与非门G1、第二非门G2、第三与非门G3、第四或非门G4、第五或非门G5和第六非门G6；输入的信号包括主时钟信号CLKA，比主时钟信号CLKA延时第一设定时间的第一延时时钟信号CLKB，比第一延时时钟信号CLKB延时第二设定时间的第二延时时钟信号CLKC，比第二延时时钟信号CLKC延时第三设定时间的第三延时时钟信号CLKD；主时钟信号CLKA与第三延时时钟信号CLKD输入到第一与非门G1的输入端，第一与非门G1的输出端连接到第二非门G2的输入端，第二非门G2的输出端信号为第一时钟信号CLKOUT1；第二延时时钟信号CLKC与第一延时时钟信号CLKB输入到第三与非门G3的输入端，第三与非门G3的输出端信号为第二时钟信号CLKOUT2；第三延时时钟信号CLKD与主时钟信号CLKA输入到第四或非门G4的输入端，第四或非门G4的输出端信号为第三时钟信号CLKOUT3；第二延时时钟信号CLKC与第一延时时钟信号CLKB输入到第五或非门G5的输入端，第五或非门G5的输出端连接到第六非门G6的输入端，第六非门G6的输出端信号为第四时钟信号CLKOUT4；第一时钟信号CLKOUT1、第二时钟信号CLKOUT2、第三时钟信号CLKOUT3和第四时钟信号CLKOUT4即为四相非交叠时钟信号。主时钟信号CLKA经过第一延时单元D1延时第一设定时间生成第一延时时钟信号CLKB。第一延时时钟信号CLKB经过第二延时单元D2延时第二设定时间生成第二延时时钟信号CLKC。第二延时时钟信号CLKC经过第二延时单元D3延时第三设定时间生成第三延时时钟信号CLKD。本实用新型所达到的有益效果：本实用新型的多相非交叠时钟产生电路，利用延时单元将主时钟信号延时生成一个延时时钟信号，并通过与非门、或非门及非门等器件产生多相非交叠时钟，通过延时单元的延时Td进行调节，Td调节通过可编程的方式来调节，扩大了电路的应用范围。该电路相较传统非交叠时钟信号电路具有结构简单、功耗低、占用面积小、可靠性高、可编程、可移植等特点。附图说明图1为本实用新型所述两相非交叠时钟产生电路。图2为本实用新型所述与非门及时钟。图3为本实用新型所述两相非交叠时钟仿真结果及局部放大图。图4为实用新型所述四相非交叠时钟信号产生电路示意图。图5为本实用新型所述四相非交叠时钟信号产生电路波形图。具体实施方式下面结合附图对本实用新型作进一步描述。以下实施例仅用于更加清楚地说明本实用新型的技术方案，而不能以此来限制本实用新型的保护范围。以下以一种两相和四相非交叠时钟信号产生电路为例结合附图对本实用新型进行详细说明。实施例1一种两相非交叠时钟信号产生电路。电路结构如图1所示。在开关电容电路中经常需要使用两相不交叠时钟来控制电路的工作，这两个时钟相位相差略大于180度，用来控制不同开关在不同相位工作。非交叠时钟产生的原理非常简单，对于一个与非门来说，其电路结构如图2所示。对与门and1来说，当与门输出电平由高变低时，输入in1和in2需同时为高电平方可，同时输入in1和in2由于反馈的作用存在一定的延迟时，因此电平在t1时刻时发生翻转。当与门输出电平由低变高时，输入in1和in2只需一端为低电平即发生翻转，翻转时间计为t2时刻。输入信号IN作为与门and1的一路输入in1。与门and1的输出out1经非门inv1和非门inv2后的信号in4，经反相器INV1后输出第一时钟信号CC0，同时信号in4作为与门and2的另一路输入信号。对与门and2来说，输入in4的信号与输出out1同相，存在一定延迟，延迟时间为经过非门inv1和inv2的时间，输入in3为输入信号IN经一级反相器INV3的信号，分析过程同与门and1。与门and2的输出out2经非门inv4和非门inv5后的信号in2，经反相器INV2后输出第二时钟信号CC1，同时信号in2作为与门and2的另一路输入in2。因此从图2中的时序图可知，时钟信号产生了非交叠。该电路主要利用与非门的特性来实现非交叠，而非交叠时间则由与、非门后的反相器INV1、INV2来决定。电路结果如图3所示，从图中可以看到，该电路结构可以很好的实现时钟的非交叠。实施例2如图4所示，一种四相非交叠时钟信号产生电路，该电路包括第一延时单元D1、第二延时单元D2、第三延时单元D3、与非门G1、非门G2、与非门G3、或非门G4、或非门G5和非门G6。其中，主时钟信号CLKA经过第一延时单元D1生成延时时钟信号CLKB，延时时钟信号CLKB经过第二延时单元D2生成延时时钟信号CLKC，延时时钟信号CLKC经过第二延时单元D3生成延时时钟信号CLKD。主时钟信号CLKA与延时时钟信号CLKD输入到与非门G1的输入端，与非门G1的输出端连接到非门G2的输入端，非门G2的输出端信号即为第一时钟信号CLKOUT1；延时时钟信号CLKC与延时时钟信号CLKB输入到与非门G3的输入端，与非门G3的输出端信号即为第二时钟信号CLKOUT2；延时时钟信号CLKD与主时钟信号CLKA输入到或非门G4的输入端，或非门G4的输出端信号即为第三时钟信号CLKOUT3；延时时钟信号CLKC与延时时钟信号CLKB输入到或非门G5的输入端，或非门G5的输出端连接到非门G6的输入端，非门G6的输出端信号即为第四时钟信号CLKOUT4；第一时钟信号CLKOUT1、第二时钟信号CLKOUT2、第三时钟信号CLKOUT3和第四时钟信号CLKOUT4即为四相非交叠时钟信号。通过第一延时单元D1、第二延时单元D2、第三延时单元D3的延时Td进行调节，Td调节通过可编程的方式来调节，扩大了电路的应用范围。结合图5波形图对图4所示的电路图进行具体描述。①主时钟信号CLKA与延时时钟信号CLKD输入到与非门G1的输入端，与非门G1的输出端连接到非门G2的输入端，非门G2的输出端信号即为第一时钟信号CLKOUT1。二输入与非门G1真值表如表1所示。当二输入与非门G1的两个输入都为1时，输出为0；当二输入与非门G1的两个输入都为0时，输出为1；当二输入与非门G1的两个输入分别哦为0和1时，输出为1。表1与非门G1真值表非门G2真值表如表2所示。当二输入与非门G1的输出为1时，非门G2输出为0；当二输入与非门G1的输出为0时，非门G2输出为1。表2非门G2真值表YCLKOUT11001因此，第一时钟信号CLKOUT1波形如图5所示。②延时时钟信号CLKC与延时时钟信号CLKB输入到与非门G3的输入端，与非门G3的输出端信号即为第二时钟信号CLKOUT2。二输入与非门G3真值表如表3所示。当二输入与非门G3的两个输入都为1时，输出为0；当二输入与非门G3的两个输入都为0时，输出为1；当二输入与非门G3的两个输入分别哦为0和1时，输出为1。表3与非门G3真值表因此，第二时钟信号CLKOUT2波形如图5所示。③延时时钟信号CLKD与主时钟信号CLKA输入到或非门G4的输入端，或非门G4的输出端信号即为第三时钟信号CLKOUT3。二输入或非门G4真值表如表4所示。当二输入或非门G4的两个输入都为1时，输出为0；当二输入或非门G4的两个输入都为0时，输出为1；当二输入或非门G4的两个输入分别为0和1时，输出为0。表4或非门G4真值表因此，第三时钟信号CLKOUT3波形如图5所示。④延时时钟信号CLKC与延时时钟信号CLKB输入到或非门G5的输入端，或非门G5的输出端连接到非门G6的输入端，非门G6的输出端信号即为第四时钟信号CLKOUT4。二输入或非门G5真值表如表5所示。当二输入或非门G5的两个输入都为1时，输出为0；当二输入或非门G5的两个输入都为0时，输出为1；当二输入或非门G5的两个输入分别哦为0和1时，输出为0。表5或非门G5真值表非门G6真值表如表6所示。当二输入与非门G5的输出为1时，非门G6输出为0；当二输入与非门G5的输出为0时，非门G6输出为1。表6非门G6真值表YCLKOUT41001因此，第四时钟信号CLKOUT4波形如图5所示。以上所述仅是本实用新型的优选实施方式，应当指出，对于本
技术领域：
的普通技术人员来说，在不脱离本实用新型技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本实用新型的保护范围。当前第1页1 2 3