专利名称：一种双采样全差分采样保持电路的制作方法
技术领域：
本发明涉及流水线模数转换器(ADC)中的采样保持电路技术领域， 尤其涉及一种双采样全差分采样保持电路。
背景技术：
采样保持电路(SHC)是许多模数转换器，如流水线模数转换器的重 要组成部分，它的速度和精度决定了整个ADC的性能。双采样采样保持 电路是一种常用的高速采样保持电路，它在两相不交叠时钟的两个相都输 出有效保持电压，在应用同样的运放的前提下，速度为传统采样保持电路 (仅在保持相输出有效保持电压)的近两倍。
传统的双采样采样保持电路如图l所示，采样保持电路由两相不交叠 时钟phl、 ph2和一个频率为phl和ph2频率两倍的时钟信号phs控制， 各时钟信号的时序关系如图2所示。phs在phl和ph2进行电平转换时为 低电平，其余时间为高电平。这样，采样由单一时钟phs进行控制，实现 了严格的等间隔时间采样。
在phl相，Cs3和Cs4的上极板接运放的输入端，底极板接运放的差 分输出，将上一相的采样电压输出。Csl和Cs2的底极板接输入差分信号 inl和in2，当phs变为高电平时，上极板接到输入共模电平，采样开始， 当phs变为低电平时采样结束。
在ph2相，Csl和Cs2的上极板接运放的输入端，底极板接运放的差 分输出，将上一相的采样电压输出。Cs3和Cs4的底极板接输入差分信号 inl和in2，当phs变为高电平时，上极板接到输入共模电平，采样开始， 当phs变为低电平时采样结束。
由此可见，运放没有被复位，在两个时钟相都处于工作状态，输出有 效电压的频率为时钟phs的频率，即两相不交叠时钟phl和ph2的两倍。
但是，传统的双采样采样保持电路存在以下几个问题首先，运放存在失调电压，这个电压被加到了运放的输出端，使得采 样保持电路的输出电压有了一个直流偏移。其次，运放的输入端寄生电容会保存上一相的信息，当运放的增益和 带宽都比较大的时候运放输入端寄生电容很大，严重影响了采样保持电路 的精度。另外，当运放处于保持相时，与输入端串连的开关的导通电阻影响了 运放建立的速度。发明内容(一) 要解决的技术问题有鉴于此，本发明的主要目的在于提供一种双采样全差分采样保持电 路，以降低因运放失调引起的直流偏移，提高采样保持电路的精度，并提 高采样保持电路在保持相的建立速度。(二) 技术方案为达到上述目的，本发明的技术方案是这样实现的一种双采样全差分采样保持电路，该电路包括第一差分开关电容单 元、第二差分开关电容单元和双折叠支路运放；所述第一差分开关电容单元和双折叠支路运放在时钟信号phl和phs 为高时采样，在时钟信号ph2为高时保持；所述第二差分开关电容单元和双折叠支路运放在时钟信号ph2和phs 为高时采样，在时钟信号phl为高时保持。上述方案中，该电路采用n型输入管作为输入管的双折叠支路的折叠 增益来提升运放，在两相不交叠时钟的一相，所述双折叠支路运放的两个 折叠支路一个与电流源负载接成输入输出短接的运放，存储失调电压，另 一个与主支路接成折叠增益提升运放，保持上一相的电压。上述方案中，所述双折叠支路运放的一个折叠支路中的第一输入管 Ml和第二输入管M2，以及所述双折叠支路运放的另一个折叠支路中的第 三输入管M3和第四输入管M4四个输入管的尺寸相等；所述双折叠支路 运放的一个折叠支路中的第一尾电流源管Mb0和所述双折叠支路运放的另一个折叠支路中的第二尾电流源管MM两个尾电流源管的尺寸相等。上述方案中，该电路消去部分由运放失调引起的输出直流偏移，所述 消去部分由运放失调引起的输出直流偏移是通过在所述双折叠支路运放 中选用跨导较大的输入管实现的，在所述双折叠支路运放中输入管的跨导 远大于所述双折叠支路运放中其他管子的跨导。上述方案中，所述第一输入管M1、第二输入管M2、第三输入管M3 和第四输入管M4为n型输入管四个输入管的跨导远大于所述双折叠支路 运放中p型电流源管M5、 M6、 M7、 M8和n型电流源管M9、 M10的跨导。上述方案中，该电路采用消除保持相运放输入端串连的开关，来提高 双采样采样保持电路在保持相的建立速度。上述方案中，在phl相，所述双折叠支路运放的输入端直接与第一电 容Csl和第二电容Cs2的上极板相接，消除与输入串连的开关；在ph2相， 所述双折叠支路运放的输入端直接与第三电容Cs3和第四电容Cs4的上极 板相接，消除与输入串连的开关。(三)有益效果 从上述技术方案可以看出，本发明具有以下有益效果1、 利用本发明，由于每个时钟周期Csl、 Cs2和Cs3、 Cs4都会存储 输入管不完全匹配引起的失调电压，并在下一相折叠增益提升运放建立时 消掉，并且由于运放的输入管跨导远大于其它管子，所以运放的大部分失 调电压在输出端被消去。2、 利用本发明，在折叠增益提升运放的建立相，由于上一相输入端 与电流源负载接成输入输出短接的运放进行复位，所以输入端寄生电容不 会保存上一相采样保持电路的输出信息，从而有效的提高了双采样采样保 持电路的精度。3、 利用本发明，折叠增益提升运放进行建立时，消除了输入端与电 容上极板之间的开关，所以这种结构有效的提高了双采样采样保持电路在 保持相的建立速度。
图1为传统的双采样采样保持电路的结构示意图； 图2为各时钟信号时序关系示意图；图3为本发明提供的双采样全差分采样保持电路的结构示意图； 图4为n型输入管双折叠支路折叠增益提升运放的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实 施例，并参照附图，对本发明进一步详细说明。如图3所示，图3为本发明提供的双采样全差分采样保持电路结构示 意图。该双采样全差分采样保持电路包括差分开关电容单元1、差分开关 电容单元2、双折叠支路运放3。 Phl、 ph2、 phs的时序关系如图2所示。 图3中，差分开关电容单元1和双折叠支路运放3实现时钟信号phl和phs 为高时采样、时钟信号ph2为高时保持的功能；差分开关电容单元2和双 折叠支路运放3实现时钟信号ph2和phs为高时采样、时钟信号phl为高 时保持的功能。该双采样全差分采样保持电路采用n型输入管作为输入管的双折叠支 路的折叠增益来提升运放，在两相不交叠时钟的一相，所述双折叠支路运 放的两个折叠支路一个与电流源负载接成输入输出短接的运放，存储失调 电压，另一个与主支路接成折叠增益提升运放，保持上一相的电压。双折叠支路运放的结构如图4所示。图4和图3中相同名称的节点inml、 inm2、 inm3、 inm4、 outl、 out2--对应。在图4中，运放的两个折叠支路相同，即双折叠支路运放的一个折叠支路中的第一输入管M1和 第二输入管M2，以及双折叠支路运放的另一个折叠支路中的第三输入管 M3和第四输入管M4四个输入管的尺寸相等；并且双折叠支路运放的一 个折叠支路中的第一尾电流源管Mb0和所述双折叠支路运放的另一个折 叠支路中的第二尾电流源管Mbl两个尾电流源管的尺寸相等。在phl相，phl控制的开关闭合，ph2控制的开关断开。这时，管子 M3、 M4、 Mbl、 M5、 M6、 Mll、 M12、 M13、 M14、 M9、 M10以及两 个从运放构成了一个传统的折叠型增益提升运放，实现保持的功能；当phs为高电平时，管子M1、 M2、 Mb0、 M7、 M8构成了一个以电流源M7、 M8为负载的一级运放，这个运放的输入端inml与输出端outml短接，输 入端inm2与输出端outm2短接。在ph2相，ph2控制的开关闭合，phl控制的开关断开，这时，管子 Ml、 M2、 Mb0、 M5、 M6、 Mll、 M12、 M13、 M14、 M9、 M10以及两 个从运放构成了一个传统的折叠型增益提升运放，实现保持的功能；当phs 为高电平时，管子M3、 M4、 Mbl、 M7、 M8构成了一个以电流源M7、 M8为负载的一级运放，这个运放的输入端inm3与输出端outm3短接，输 入端inm4与输出端outm4短接。运放的失调电压是由差分对管的不完全匹配引起的，运放的失调电压 是从运放的输入端进行衡量的，输入管以外的差分对管对失调电压的影响 都要折算到输入端，所以，输入管的跨导相对其它管子越大，其它管子对 输入失调电压的影响越小。在本发明中，该双采样全差分采样保持电路消去部分由运放失调引起 的输出直流偏移，所述消去部分由运放失调引起的输出直流偏移是通过在 所述双折叠支路运放中选用跨导较大的输入管实现的，在双折叠支路运放 中输入管的跨导远大于所述双折叠支路运放中其他管子的跨导在本发明中，Ml、 M2和M3、 M4为n型输入管，它们的跨导远大于 p型电流源管M5、 M6、 M7、 M8和n型电流源管M9、 M10的跨导。对 于管子M1、 M2、 Mb0、 M7、 M8构成的运放，大部分的失调电压由管子 Ml、 M2的不匹配引起；对于由管子M3、 M4、 Mbl、 M5、 M6、 Mll、 M12、 M13、 M14、 M9、 M10以及两个从运放构成的折叠型增益提升运放， 大部分的失调电压也是由管子M1、 M2的不匹配引起。同样的，对于管子 M3、 M4、 Mbl、 M7、 M8构成的运放，大部分的失调电压由管子M3、 M4的不匹配引起；对于由管子M1、 M2、 Mb0、 M5、 M6、 Mll、 M12、 M13、 M14、 M9、 M10以及两个从运放构成的折叠型增益提升运放，大部 分的失调电压也是由管子M3、 M4的不匹配引起。在phl相，Csl和Cs2的上极板接管子M1、 M2、 Mb0、 M7、 M8所 构成的运放的输入端，底极板接差分输入inl和in2，当phs为高电平时， 由Ml、 M2不完全匹配引起的失调电压和由M7、 M8不完全匹配引起的失调电压被存储在电容Csl和Cs2上，电容Csl和Cs2存储的电荷ph2相 的输出无关，从而消除了存储效应。在ph2相，Csl和Cs2的上极板接由 管子M1、 M2、 Mb0、 M5、 M6、 Mll、 M12、 M13、 M14、 M9、 M10以 及两个从运放构成折叠型增益提升运放的输入端，底极板接折叠型增益提 升运放的输出，这样，由M1、 M2不完全匹配引起的失调电压在输出端被 消掉。也就是说，大部分的输入失调电压没有体现在输出端。而且，折叠 型增益提升运放的输入端直接与电容Csl和Cs2的上极板相接，消除了与 输入串连的开关，提高了建立速度。在ph2相，Cs3和Cs4的上极板接管子M3、 M4、 Mbl、 M7、 M8所 构成的运放的输入端，底极板接差分输入inl和in2，当phs为高电平时， 由M3、 M4不完全匹配引起的失调电压和由M7、 M8不完全匹配引起的 失调电压被存储在电容Cs3和Cs4上，电容Cs3和Cs4存储的电荷ph2相 的输出无关，从而消除了存储效应。在phl相，Cs3和Cs4的上极板接由 管子M3、 M4、 Mbl、 M5、 M6、 Mll、 M12、 M13、 M14、 M9、 M10以 及两个从运放构成折叠型增益提升运放的输入端，底极板接折叠型增益提 升运放的输出，这样，由M3、 M4不完全匹配引起的失调电压在输出端被 消掉。也就是说，大部分的输入失调电压没有体现在输出端。而且，折叠 型增益提升运放的输入端直接与电容Cs3和Cs4的上极板相接，消除了与 输入串连的开关，提高了建立速度。以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行 了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而 已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修 改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1、一种双采样全差分采样保持电路，其特征在于，该电路包括第一差分开关电容单元(1)、第二差分开关电容单元(2)和双折叠支路运放(3)；所述第一差分开关电容单元(1)和双折叠支路运放(3)在时钟信号ph1和phs为高时采样，在时钟信号ph2为高时保持；所述第二差分开关电容单元(2)和双折叠支路运放(3)在时钟信号ph2和phs为高时采样，在时钟信号ph1为高时保持。
2、 根据权利要求1所述的双采样全差分采样保持电路，其特征在于， 该电路采用n型输入管作为输入管的双折叠支路的折叠增益来提升运放， 在两相不交叠时钟的一相，所述双折叠支路运放的两个折叠支路一个与电 流源负载接成输入输出短接的运放，存储失调电压，另一个与主支路接成 折叠增益提升运放，保持上一相的电压。
3、 根据权利要求1或2所述的双采样全差分采样保持电路，其特征 在于，所述双折叠支路运放的一个折叠支路中的第一输入管M1和第二输 入管M2，以及所述双折叠支路运放的另一个折叠支路中的第三输入管M3 和第四输入管M4四个输入管的尺寸相等；所述双折叠支路运放的一个折叠支路中的第一尾电流源管Mb0和所 述双折叠支路运放的另一个折叠支路中的第二尾电流源管Mbl两个尾电 流源管的尺寸相等。
4、 根据权利要求l所述的双采样全差分采样保持电路，其特征在于， 该电路消去部分由运放失调引起的输出直流偏移，所述消去部分由运放失 调引起的输出直流偏移是通过在所述双折叠支路运放中选用跨导较大的 输入管实现的，在所述双折叠支路运放中输入管的跨导远大于所述双折叠 支路运放中其他管子的跨导。
5、 根据权利要求4所述的双采样全差分采样保持电路，其特征在于， 所述第一输入管M1、第二输入管M2、第三输入管M3和第四输入管M4 为n型输入管四个输入管的跨导远大于所述双折叠支路运放中p型电流源 管M5、 M6、 M7、 M8和n型电流源管M9、 M10的跨导。
6、 根据权利要求1所述的双采样全差分采样保持电路，其特征在于， 该电路采用消除保持相运放输入端串连的开关，来提高双采样采样保持电 路在保持相的建立速度。
7、 根据权利要求1或6所述的双采样全差分采样保持电路，其特征在于，在phl相，所述双折叠支路运放的输入端直接与第一电容Csl和第二 电容Cs2的上极板相接，消除与输入串连的开关；在ph2相，所述双折叠支路运放的输入端直接与第三电容Cs3和第四 电容Cs4的上极板相接，消除与输入串连的开关。
全文摘要
本发明涉及流水线模数转换器中的采样保持电路技术领域，公开了一种双采样全差分采样保持电路，该电路包括第一差分开关电容单元、第二差分开关电容单元和双折叠支路运放；所述第一差分开关电容单元和双折叠支路运放在时钟信号ph1和phs为高时采样，在时钟信号ph2为高时保持；所述第二差分开关电容单元和双折叠支路运放在时钟信号ph2和phs为高时采样，在时钟信号ph1为高时保持。利用本发明，降低了因运放失调引起的输出直流偏移，提高了采样保持电路的精度，并提高了采样保持电路在保持相的建立速度。
文档编号H03M1/12GK101295983SQ20071009868
公开日2008年10月29日 申请日期2007年4月25日 优先权日2007年4月25日
发明者周玉梅, 郑晓燕 申请人:中国科学院微电子研究所