一种具有分段电容阵列的逐次逼近型模数转换器的制作方法

本实用新型涉及集成电路技术领域，具体地讲，是涉及一种具有分段电容阵列的逐次逼近型模数转换器。

背景技术：

模数转换器作为模拟和数字信号的接口，通过周期性的采样、保持和比较，将连续变化的模拟信号转变成与其相对应的数字信号，在通信、测控、图像和音频等领域有非常广泛的应用。在各种类型的模数转换器结构中，逐次逼近型模数转换器因其具有中等转换精度和中等转换速度，并且功耗很低，在精度、速度、功耗和成本方面具有综合优势而成为目前电路设计的主流。

逐次逼近型模数转换器由采样保持电路、数模转换器、比较器和数字控制逻辑组成。由于输入信号幅值连续变化，要实现模拟信号到数字信号的转变，只能通过采样电路选取有限个电压值转换为数字信号，模数转换器位数越多，相应的转换结果也更为精确。每个转换周期采样得到的电压都需要经过保持电路进行保存，使得采样电压在比较过程中不会变化以保证模数转换结果的准确性。比较器比较采样得到的输入电压和参考电压关系，结合后级数字控制电路，将比较结果反馈到数模转换电路再动态调节参考电压，使参考电压逐渐趋近采样输入电压。每一位比较结果都会存入数字电路的寄存器中，经过多个比较周期直到决定寄存器最低有效位，进而得到最终所需要的数字编码信号。

图1为基本的6bit逐次逼近型模数转换器结构示意图，包括由电容C₀～C₆、开关S₀～S₆、S_com构成的采样保持(S/H)和数模转换器(DAC)、比较器(COM)以及连续逼近寄存器(SAR)。电容C_i+1＝2C_i,i＝1～5,C₁＝C₀。比较器正输入端接地，负输入端连接电容C₀～C₆上极板，开关S_com控制比较器正负输入端的导通与断开，开关S₀～S₆一端依次连接电容C₀～C₆下极板，另一端根据数字控制电路的选通信号选择不同的输入电压，其中V_in为输入模拟信号，V_ref为参考电压。基于电荷再分配模式的电容阵列同时作为采样保持电路和数模转换电路，整个转换过程使用二进制算法使数模转换器输出信号逐次逼近采样输入的模拟信号，每个转换周期电容阵列依次进行采样、保持和电荷再分配。采样阶段，开关S_com闭合，电容C₀～C₆上极板接地，下极板连接输入信号V_in，电容上极板产生与输入电压成比例的电荷Q_X＝-64*C*V_in；保持和电荷再分配阶段，开关S_com断开，所有电容下极板接地，上极板连接比较器负输入端，产生电压V_X＝-V_in；数字控制电路将寄存器最高有效位(MSB)B6预设为1，其余位为0，电容C₆下极板连接电压V_ref，剩余电容连接方式保持不变，由于电容阵列没有放电通路，总电荷保持不变，因此电压V_X＝-V_in+V_ref/2。比较器开始执行第一次比较，如果V_X＜0，表明V_in＞V_ref/2，则比较器输出高电平，寄存器最高有效位(MSB)置为1；如果V_X＞0，表明V_in＜V_ref/2，则比较器输出低电平，寄存器最高有效位置为0。下一步决定次高有效位(MSB-1)，如果B6＝1，则继续增加参考电压，电容C₅下极板连接电压V_ref，电压V_X＝-V_in+V_ref*3/4；如果B6＝0，则应当降低参考电压，电容C₆下极板连接到地，电容C₅下极板连接电压V_ref，电压V_X＝-V_in+V_ref*1/4，比较器继续进行比较，寄存器保存次高有效位比较结果。相似流程总共重复进行6次，直到最低有效位(LSB)B1确定为止。

基于电荷再分配结构的二进制加权电容阵列随着逐次逼近型模数转换器位数的增加，数模转换器总电容将会呈指数形式增长，导致比较器输入端引入大量电容，降低了转换速度，同时也消耗较大芯片面积。

技术实现要素：

为克服现有技术中的上述问题，本实用新型提供一种能有效节约电容面积的具有分段电容阵列的逐次逼近型模数转换器，通过结合采用比较器和数字控制逻辑电路，实现模数转换器芯片高性能、低功耗、低成本和小型化的效果。

为了实现上述目的，本实用新型采用的技术方案如下：

一种具有分段电容阵列的逐次逼近型模数转换器，包括全差分结构的10bit电容阵列，输入端连接10bit电容阵列的比较器COM，以及与比较器COM输出端连接并向10bit电容阵列提供开关信号同时输出11位信号的逐次逼近寄存器SAR，其中，逐次逼近寄存器SAR还接入采样时钟信号CLKS。

进一步地，所述10bit电容阵列包括上下对称构成全差分结构的上电容阵列和下电容阵列，上电容阵列接入输入差分信号V_inp并连接比较器COM的负输入端，下电容阵列接入输入差分信号V_inn并连接比较器COM的正输入端。

进一步地，所述上电容阵列由电容C₀～C₁₂、开关S₀～S₁₀和S_com构成，其中电容C_i+1＝2C_i，i＝0～4，C_j+1＝2C_j，j＝6～8，C₆＝C₁₀＝4C₀，C₁₁＝12C₀，C₁₂＝5C₀；分段电容C₁₂将上电容阵列分成高低两段二进制加权电容阵列，其一端连接电容C₆～C₁₀上极板和比较器COM负输入端，另一端连接电容C₀～C₅和C₁₁上极板，电容C₆～C₉构成高四位电容阵列，电容C₀～C₅构成低六位电容阵列，电容C₁₁下极板接入外部偏置电压V_cm；所述开关S₀～S₁₀一端依次连接电容C₀～C₁₀下极板，另一端受逐次逼近寄存器提供的开关信号控制选择不同导通电压，所述不同导通电压包括参考电压V_ref、外部偏置电压V_cm、输入差分信号V_inp和0；开关S_com一端连接比较器COM负输入端，另一端接入外部偏置电压V_b。其中，所述下电容阵列的结构与上电容阵列结构对称，其接入另一输入差分信号V_inn并连接比较器COM的正输入端。为便于区分，在SAR提供的开关信号中采用S_0p～S_10p表示上电容阵列对应的开关信号，S_0n～S_10n表示下电容阵列对应的开关信号。

在采样阶段，开关S_com闭合，电容C₆～C₁₀上极板连接偏置电压V_b，下极板连接输入差分信号V_inn或V_inp，电容C₀～C₅和C₁₁下极板连接偏置电压V_cm，在比较器的正负输入端上对应的点X和点Y分别产生电荷Q_X(Y)＝(V_b-V_inp(n))*64*C₀。在保持阶段，开关S_com断开，电容C₆～C₁₀上极板连接偏置电压V_cm。然后进行电荷再分配，V_X＝V_cm+(V_b-V_inp)*1024/1099、V_Y＝V_cm+(V_b-V_inn)*1024/1099，基于差分结构，偏置电压V_b和V_cm可以相互抵消，比较器开始工作，比较V_inp与V_inn大小并将结果送入寄存器最高有效位B10。如果V_inp＜V_inn，则B10＝0，数字电路控制开关S_9p连接地、S_9n连接参考电压V_ref，比较器继续比较V_inp与V_inn-V_ref/2大小并将结果送入寄存器次高有效位B9；如果V_inp＜V_inn-V_ref/2，则B9＝0，开关S_8p连接地、S_8n连接参考电压V_ref，比较器继续比较V_inp与V_inn-V_ref/4大小，相似比较过程一直重复，直到决定最低有效位B0。

具体地，所述比较器COM包括晶体管M1～M5组成的第一级结构，以及晶体管M6～M15组成的第二级结构；晶体管M1和M2的栅极分别接入10bit电容阵列传输的差分信号Vinn和Vinp构成第一级输入对管，其源极均与晶体管M5漏极连接，晶体管M5源极接地，晶体管M3和M4源极均接入电压VDD，且M3、M4、M5栅极均接入时钟信号CLKCD，晶体管M3漏极与晶体管M1漏极连接并连接第二级结构中晶体管M6、M7、M8栅极，晶体管M4漏极与晶体管M2漏极连接并连接第二级结构中晶体管M11、M12、M13栅极；晶体管M6和M11源极均接入电压VDD，作为第二级输入对管，晶体管M9和M10栅极相互连接且漏极相互连接构成锁存结构的反相器，且M9源极连接晶体管M6和M7漏极，晶体管M8漏极连接M9和M10漏极并连接M14和M15栅极同时由此产生一输出差分信号Voutp，晶体M14和M15栅极相互连接且漏极相互连接构成锁存结构的反相器，且M14源极连接晶体管M11和M12漏极，晶体管M13漏极连接M14和M15漏极并连接M9和M10栅极同时由此产生另一输出差分信号Voutn，晶体管M7、M8、M10、M12、M13和M15源极接地。该两级的输入对管结构，可以提高增益改善比较器灵敏度。当CLKCD＝0，比较器进行复位。M3、M4导通，M5关闭，电源电压对X结点电容进行充电，使得X点电压上升到电源电压VDD，随后M8、M13导通对比较器输出结点放电，V_outp(n)＝0。同时M7、M12导通用于对Y结点进行复位以减小比较器失调电压。当CLKCD从低电平上升到高电平，M3、M4关断、M5导通，X结点处的电压开始下降，在极短时间内产生一个与输入差分电压相关的差值电压。当V_inp＞V_inn，X_n点电压比X_p先开始降低，则晶体管M6优先于M11导通，进而使得V_outp输出高电平、V_outn输出低电平；相反，如果V_inn＞V_inp，则最终V_outp输出低电平、V_outn输出高电平。其中，所述时钟信号CLKCD由比较器输入时钟信号经延迟缓冲器DELAY_BUFFER产生。结合数字控制电路的逻辑时序，避免触发器在采样比较器比较结果时有误。

该模数转换器数字控制电路由11个D触发器依次连接组成，其均接入采样时钟信号CLKS和比较器输入时钟信号经反相器INV产生的触发器时钟信号CLKCN，电源VDD由第一个D触发器的D端输入，每个D触发器依次输出信号EN₁₀～EN₀。当CLKS处于高电平，模数转换器对输入信号进行采样，D触发器进行复位，EN₁₀～EN₀输出低电平；当CLKS处于低电平，开始进行模数转换，CLKC周期性由低到高转变控制比较器对采样电压和参考电压比较并输出比较结果，同时与CLKC相对应的CLKCN每一次上升沿会使得由触发器构成的移位寄存器输出信号EN₁₀～EN₀从低到高依次变化。

该模数转换器数字控制逻辑为，当时钟信号CLKC由低到高转换，经过一端延时ΔT后输入比较器COM，先产生信号V_outp维持半个时钟周期，接着CLKC由高到低转换，EN_i升高，D触发器采样比较器正输出端比较结果，输出信号D_i，然后送入下一级寄存器保存比较结果作为模数转换得到的数字信号B_i。EN_i和D_i相互配合共同控制10bit电容阵列进行切换。当EN_i为低，相应电容开关连接偏置电压V_cm；当EN_i为高，如果D_i也为高，电容开关连接参考电压V_ref，如果D_i为低，则电容开关连接地。

与现有技术相比，本实用新型具有以下有益效果：

本实用新型通过引入偏置电压V_cm再结合分段电容，可以有效减少所需电容数量，对于N位模数转换器，只需要N-1位电容阵列便能满足要求，同时由于采样阶段完成以后，比较器判断最高有效位不需要进行开关切换，所述分段电容结构也利于减小电流消耗，因此在速度、功耗、面积与性能之间得到了良好的折衷，非常适用于高速高精度模数转换器的应用要求，其设计结构巧妙，整体构成较为简洁，成本较低，效果较好，具有广泛的应用前景，适合推广应用。

附图说明

图1为现有技术中6bit逐次逼近模数转换器的结构示意图。

图2为本实用新型的电路原理图。

图3为本实用新型中比较器的原理框图。

图4为本实用新型中模数转换器数字电路的电路原理图。

图5为本实用新型中模数转换器数字部分时序逻辑示意图。

具体实施方式

下面结合附图和实施例对本实用新型作进一步说明，本实用新型的实施方式包括但不限于下列实施例。

实施例

如图2至图5所示，该具有分段电容阵列的逐次逼近型模数转换器，包括全差分结构的10bit电容阵列，输入端连接10bit电容阵列的比较器COM，以及与比较器COM输出端连接并向10bit电容阵列提供开关信号同时输出11位信号的逐次逼近寄存器SAR，其中，逐次逼近寄存器SAR还接入采样时钟信号CLKS。

进一步地，所述10bit电容阵列包括上下对称构成全差分结构的上电容阵列和下电容阵列，上电容阵列接入输入差分信号V_inp并连接比较器COM的负输入端，下电容阵列接入输入差分信号V_inn并连接比较器COM的正输入端。

进一步地，所述上电容阵列由电容C₀～C₁₂、开关S₀～S₁₀和S_com构成，其中电容C_i+1＝2C_i，i＝0～4，C_j+1＝2C_j，j＝6～8，C₆＝C₁₀＝4C₀，C₁₁＝12C₀，C₁₂＝5C₀；分段电容C₁₂将上电容阵列分成高低两段二进制加权电容阵列，其一端连接电容C₆～C₁₀上极板和比较器COM负输入端，另一端连接电容C₀～C₅和C₁₁上极板，电容C₆～C₉构成高四位电容阵列，电容C₀～C₅构成低六位电容阵列，电容C₁₁下极板接入外部偏置电压V_cm；所述开关S₀～S₁₀一端依次连接电容C₀～C₁₀下极板，另一端受逐次逼近寄存器提供的开关信号控制选择不同导通电压，所述不同导通电压包括参考电压V_ref、外部偏置电压V_cm、输入差分信号V_inp和0；开关S_com一端连接比较器COM负输入端，另一端接入外部偏置电压V_b。其中，所述下电容阵列的结构与上电容阵列结构对称，其接入另一输入差分信号V_inn并连接比较器COM的正输入端。为便于区分，在SAR提供的开关信号中采用S_0p～S_10p表示上电容阵列对应的开关信号，S_0n～S_10n表示下电容阵列对应的开关信号。

在采样阶段，开关S_com闭合，电容C₆～C₁₀上极板连接偏置电压V_b，下极板连接输入差分信号V_inn或V_inp，电容C₀～C₅和C₁₁下极板连接偏置电压V_cm，在比较器的正负输入端上对应的点X和点Y分别产生电荷Q_X(Y)＝(V_b-V_inp(n))*64*C₀。在保持阶段，开关S_com断开，电容C₆～C₁₀上极板连接偏置电压V_cm。然后进行电荷再分配，V_X＝V_cm+(V_b-V_inp)*1024/1099、V_Y＝V_cm+(V_b-V_inn)*1024/1099，基于差分结构，偏置电压V_b和V_cm可以相互抵消，比较器开始工作，比较V_inp与V_inn大小并将结果送入寄存器最高有效位B10。如果V_inp＜V_inn，则B10＝0，数字电路控制开关S_9p连接地、S_9n连接参考电压V_ref，比较器继续比较V_inp与V_inn-V_ref/2大小并将结果送入寄存器次高有效位B9；如果V_inp＜V_inn-V_ref/2，则B9＝0，开关S_8p连接地、S_8n连接参考电压V_ref，比较器继续比较V_inp与V_inn-V_ref/4大小，相似比较过程一直重复，直到决定最低有效位B0。

具体地，所述比较器COM包括晶体管M1～M5组成的第一级结构，以及晶体管M6～M15组成的第二级结构；晶体管M1和M2的栅极分别接入10bit电容阵列传输的差分信号Vinn和Vinp构成第一级输入对管，其源极均与晶体管M5漏极连接，晶体管M5源极接地，晶体管M3和M4源极均接入电压VDD，且M3、M4、M5栅极均接入时钟信号CLKCD，晶体管M3漏极与晶体管M1漏极连接并连接第二级结构中晶体管M6、M7、M8栅极，晶体管M4漏极与晶体管M2漏极连接并连接第二级结构中晶体管M11、M12、M13栅极；晶体管M6和M11源极均接入电压VDD，作为第二级输入对管，晶体管M9和M10栅极相互连接且漏极相互连接构成锁存结构的反相器，且M9源极连接晶体管M6和M7漏极，晶体管M8漏极连接M9和M10漏极并连接M14和M15栅极同时由此产生一输出差分信号Voutp，晶体M14和M15栅极相互连接且漏极相互连接构成锁存结构的反相器，且M14源极连接晶体管M11和M12漏极，晶体管M13漏极连接M14和M15漏极并连接M9和M10栅极同时由此产生另一输出差分信号Voutn，晶体管M7、M8、M10、M12、M13和M15源极接地。该两级的输入对管结构，可以提高增益改善比较器灵敏度。当CLKCD＝0，比较器进行复位。M3、M4导通，M5关闭，电源电压对X结点电容进行充电，使得X点电压上升到电源电压VDD，随后M8、M13导通对比较器输出结点放电，V_outp(n)＝0。同时M7、M12导通用于对Y结点进行复位以减小比较器失调电压。当CLKCD从低电平上升到高电平，M3、M4关断、M5导通，X结点处的电压开始下降，在极短时间内产生一个与输入差分电压相关的差值电压。当V_inp＞V_inn，X_n点电压比X_p先开始降低，则晶体管M6优先于M11导通，进而使得V_outp输出高电平、V_outn输出低电平；相反，如果V_inn＞V_inp，则最终V_outp输出低电平、V_outn输出高电平。其中，所述时钟信号CLKCD由比较器输入时钟信号经延迟缓冲器DELAY_BUFFER产生。结合数字控制电路的逻辑时序，避免触发器在采样比较器比较结果时有误。

如图4所示，该模数转换器数字控制电路由11个D触发器依次连接组成，其均接入采样时钟信号CLKS和比较器输入时钟信号经反相器INV产生的触发器时钟信号CLKCN，电源VDD由第一个D触发器的D端输入，每个D触发器依次输出信号EN₁₀～EN₀。当CLKS处于高电平，模数转换器对输入信号进行采样，D触发器进行复位，EN₁₀～EN₀输出低电平；当CLKS处于低电平，开始进行模数转换，CLKC周期性由低到高转变控制比较器对采样电压和参考电压比较并输出比较结果，同时与CLKC相对应的CLKCN每一次上升沿会使得由触发器构成的移位寄存器输出信号EN₁₀～EN₀从低到高依次变化。数字部分时序逻辑如图5所示。

该模数转换器数字控制逻辑为，当时钟信号CLKC由低到高转换，经过一端延时ΔT后输入比较器COM，先产生信号V_outp维持半个时钟周期，接着CLKC由高到低转换，EN_i升高，D触发器采样比较器正输出端比较结果，输出信号D_i，然后送入下一级寄存器保存比较结果作为模数转换得到的数字信号B_i。EN_i和D_i相互配合共同控制10bit电容阵列进行切换。当EN_i为低，相应电容开关连接偏置电压V_cm；当EN_i为高，如果D_i也为高，电容开关连接参考电压V_ref，如果D_i为低，则电容开关连接地。

上述实施例仅为本实用新型的优选实施例，并非对本实用新型保护范围的限制，但凡采用本实用新型的设计原理，以及在此基础上进行非创造性劳动而作出的变化，均应属于本实用新型的保护范围之内。