基于栅压自举电路和分段全电容阵列的ADC芯片电路的制作方法

本发明涉及数模转换技术领域，更具体地，涉及一种基于栅压自举电路和分段全电容阵列的ADC芯片电路。

背景技术：

在物联网中，数据采集是整个物联网应用的入口，而数模转换器(ADC)将连续的时间信号转换成离散的数字信号以便于信号的处理，整个采集过程中模数转换器是完成这项任务最重要的外设。同时在物联网中存在大量的节点与接口，因此每一个节点的功耗都要尽可能的小。低功耗的ADC广泛的应用在各种采集设备中。

当前ADC设计中，逐次逼近型(SAR)、流水线型(Pipeline)、过采样型(Oversample)是设计的主流。流水线型ADC转换速率低，转换速率在12位时为100～300SPS，因此只能在低速领域中应用。过采样型ADC分辨率较高，转换速率也能达到比较高的速率，但这种类型的芯片设计成本高，在相同的转换速率下，功耗也比流水线型和逐次逼近型的高。逐次逼近型ADC通常应用于中高速、中精度、低功耗领域，分辨率为10位时，采样速率可达100MSPS。

现有的技术中，ADC功耗通常比较大，一般10位精度的ADC功耗达到几十毫瓦。因此设计低功耗ADC是非常有必要的，本设计给出功耗小于4毫瓦的设计方案。

技术实现要素：

本发明提供一种基于栅压自举电路和分段全电容阵列的ADC芯片电路，该芯片电路控制精准、功耗低。

为了达到上述技术效果，本发明的技术方案如下：

一种基于栅压自举电路和分段全电容阵列的ADC芯片电路，包括包括顺次连接的CLK信号产生电路、开关电路、DAC电容阵列、比较器、SAR逻辑电路和转换信号输出电路单元；所述SAR逻辑电路和DAC电容阵列还通过芯片内部总线相互连接，所述CLK信号产生电路与转换信号输出电路还采用芯片内部总线相互连接。

进一步地，所述CLK信号产生电路产生芯片内部转换工作所需要的时钟信号，具有将正弦波、方波及其它时钟信号波形转换成芯片所需的占空比为确定值的方波信号输入到开关电路中。

进一步地，所述DAC电容阵列存储所采样的信号并且在SAR逻辑电路的控制下进行电荷的释放生成满足比较器处理的电平信号。

进一步地，所述比较器对DAC电容阵列里存储的电平信号进行比较，得到零电平信号或VDD电源电平信号。

进一步地，所述SAR逻辑电路通过比较器输出的电平控制信号来决定对DAC电容阵列里的一个电容进行放电，实现DAC电容阵列输出电平的精确控制。

进一步地，CLK高电平信号到来，芯片开始工作时，开关电路首先启动，输入信号通过开关电路采样，存储在DAC电容阵列里；

CLK高电平信号结束，低电平信号到来，开关电路关闭，比较器模块启动，开始进行比较工作，将DAC存储的电平信号进行比较并对比较结果进行输出。

进一步地，所述信号输出电路由正沿触发器构成，将比较器的比较的结果由串行输出转变为并行输出。

与现有技术相比，本发明技术方案的有益效果是：

本发明通过CLK信号产生电路产生芯片内部转换工作所需要的时钟信号，开关电路对外界的信号进行采样，连接外部信号与DAC电容阵列，将信号采样到DAC中存储，DAC电容阵列存储所采样的信号与在SAR逻辑电路的控制下进行电荷的释放，达到需要的电平信号，DAC存储的电荷信号将作为比较器的输入信号，比较器对DAC电容阵列里存储的查分电平信号进行比较，得到零电平信号或VDD电源电平信号，比较得出的信号除了输出到芯片外部之外还将作为芯片内部时钟信号产生的信号源，SAR逻辑电路通过比较器输出的电平控制信号来决定对DAC电容阵列里的某一个电容进行放电，实现DAC电容阵列输出电平的精确控制，转换信号输出电路将串行输出的比较结果并行输出到芯片外部，整个电路控制精准、功耗低。

附图说明

图1是本发明ADC芯片的结构示意图；

图2是本发明DAC电容阵列图；

图3是本发明信号流图；

图4是本发明输出电路结构；

图5是本发明开关电路单元图；

图6是CMOS开关电路图；

图7是本发明栅压自举开关原理图；

图8是二进制算法可能产生的参考电平。

具体实施方式

附图仅用于示例性说明，不能理解为对本专利的限制；

为了更好说明本实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；

对于本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。

下面结合附图和实施例对本发明的技术方案做进一步的说明。

实施例1

如图1所示，一种基于栅压自举电路和分段全电容阵列的ADC芯片电路，包括包括顺次连接的CLK信号产生电路、开关电路、DAC电容阵列、比较器、SAR逻辑电路和转换信号输出电路单元；所述SAR逻辑电路和DAC电容阵列还通过芯片内部总线相互连接，所述CLK信号产生电路与转换信号输出电路还采用芯片内部总线相互连接。

CLK信号产生电路产生芯片内部转换工作所需要的时钟信号，具有将正弦波、方波及其它时钟信号波形转换成芯片所需的占空比为确定值的方波信号输入到开关电路中。

DAC电容阵列存储所采样的信号并且在SAR逻辑电路的控制下进行电荷的释放生成满足比较器处理的电平信号，如图2所示，DAC电容阵列采用分段全电容阵列。在物联网中存在着大量的节点，通常这些节点的工作量不大，但分布范围广。本设计采样分段全电容阵列，这种结构可以与开关电路直接相连，将采样的信号直接存储在电容阵列中，从而省去了采样保持电路的设计，降低了系统设计的复杂度，同时降低了芯片功耗。全电容阵列ADC采用电荷重分配技术实现二进制搜索算法。电容阵列DAC由于没有静态功耗，并且电容比电阻有更好的相对精度，所以这种结构ADC更容易实现高精度、低功耗。图2结构中，电容C_pm,C_pl分别是高位电容阵列和低位电容阵列上极板的寄生电容，高位和低位电容阵列均由二进制加权电容阵列组成，该电容阵列用于10位精度的模数转换。考虑C_pm,C_pl寄生电容影响时，该电容阵列的第i位电容在整个电容阵列中所占的权重为：

其中：C为单位电容

由寄生电容引入误差的电容阵列DAC的静态特性参数为：

根据上文两式计算仿真得出，选择合适尺寸的单位电容，可将INL与DNL控制在0.5LSB内。采样电容根据时间，噪声和匹配要求选择，寄生电容对INL和DNL的作用影响着电容类型的选择。MOM电容上极板级板寄生电容比MIM电容大，所以本设计选用MIM电容。

比较器对DAC电容阵列里存储的电平信号进行比较，得到零电平信号或VDD电源电平信号。

SAR逻辑电路通过比较器输出的电平控制信号来决定对DAC电容阵列里的一个电容进行放电，实现DAC电容阵列输出电平的精确控制。

如图3所示，CLK高电平信号到来，芯片开始工作时，开关电路首先启动，输入信号通过开关电路采样，存储在DAC电容阵列里；

CLK高电平信号结束，低电平信号到来，开关电路关闭，比较器模块启动，开始进行比较工作，将DAC存储的电平信号进行比较并对比较结果进行输出；

比较器对输入的差分信号V1，V2进行比较，若V1>V2，则V2端的电容减小Vref/2ⁱ,i为第i次比较。若V2>V1，则V1端的电容减小Vref/2ⁱ,i为第i次比较。以此递进，直到比较完所有的位数。

如图4所示，信号输出电路由正沿触发器构成，将比较器的比较的结果由串行输出转变为并行输出。信号输出电路由正沿触发器构造而成，可将比较器的比较的结果由串行输出转变为并行输出。

如图5所示，开关电路采用典型栅压自举电路，ADC芯片采样时采样开关的导通电阻通常会随着电压变化而变化，因此采样得到的输出电压值不仅包含输入信号的频率成分，还包括众多的谐波分量，从而严重影响采样保持电路的动态特性。一般设计中会采用CMOS开关(图6所示)，这一类开关由两个MOS管组成，结构非常简单。但CMOS开关只能用于低速，低精度的芯片设计，在中高速与中高精度的设计中，CMOS开关的线性度依然不能满足系统对采样开关线性度的要求。因此，本设计采用具有更高线性度的栅压自举开关电路。图7展示了栅压自举开关的原理，保持时自举电容被充电到V_dd，采样时自举电容被连接到V_in和采样管栅极之间。这样采样管的V_gs便保持为V_dd，虽然衬底偏置效应依然会使开关的导通电阻发生变化，但这一变化引入的影响非常的小，所以开关的导通电阻在输入电压的整个范围内变化不大，从而大大提高了采样开关的线性度。

图8为二进制搜索算法实现4位电容DAC电荷重分配可能产生的参考电平。从高到低的转换输出码字分别为：B_n-1，B_n-2，……，B₀，则输入信号V_in可以表示为：

ADC在数据转换阶段，算法首先确定最高位的数字输出码，如果输入到比较器的最高位电平大于0.5Vref，则比较器输出结果为1，最高位电容接地，释放电荷，DAC电容阵列总电荷降低到原总电荷量的一半。确定最高位之后，紧接着确定次高位，以此类推，最终得到所有的数字码。

相同或相似的标号对应相同或相似的部件；

附图中描述位置关系的用于仅用于示例性说明，不能理解为对本专利的限制；

显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明权利要求的保护范围之内。