专利名称：一种运放共享的乘法数字模拟转换电路及应用的制作方法
技术领域：
本发明涉及数字信号处理技术领域，尤其涉及一种运放共享的乘法数
字模拟转换电路(Multiplying Digital to Analog Circuit, MDAC)，以及应 用该MDAC电路的低功耗流水线模数转换器(Analog to Digital Circuit, ADC)。
背景技术：
目前，随着数字信号处理技术在通信领域的广泛应用，高速调制解调 器、宽带有线与无线通讯系统对中等精度、高速模数转换器的需求越来越 大。在各种结构的ADC中，流水线ADC以其在速度、功耗和面积方面特 有的折中优势而被广泛采用。
如图1所示，图1为传统的流水线ADC的结构示意图。它由前端采 样/保持(s/H)电路、若干个子级(STAGE1、 STAGE2、 、 STAGEk-l、
FLASH)、延时同步寄存器阵列和数字纠错模块组成。在图1中，除前端 S/H电路和最后一级的低位快闪式ADC(即FLASH)外，其余各级(STAGE 1 、STAGE 2、......、STAGE k-l )均包含S/H电路、子数模转换器(SubDAC)、
子模数转换器(SubADC)、减法器和余差放大器。如图2所示，图2为传 统的流水线ADC结构中各子级的结构示意图。
在图2中，phi和ph2是两相不交叠时钟，奇数级用phi来控制采样， 偶数级和前端S/H电路用ph2来控制采样，即相邻两级的控制时钟相是相 反的。 一般将图2所示子级中的S/H电路、子数模转换器、减法器和余差 放大器合为MDAC。
流水线ADC是在两相不交叠时钟控制下，使流水线ADC中的前端 S/H电路和各流水线子级在采样相和放大相之间交替工作来完成转换的。 输入信号首先由前端S/H电路进行采样，在保持阶段，所保持的信号由 STAGE1中的子模数转换器处理，产生B,+"位数字码，该数字码被送入延时同步寄存器阵列的同时送入STAGE1中的子数模转换器重新转换为
模拟信号，并在减法器中与原始的输入信号相减，相减的结果被称为余差，
这个余差信号在余差放大器中乘以2H，再被送入STAGE2进行处理，该 过程重复一直到STAGE k-l级，最后一级仅进行模数转换，产生Bk位数 字码送入延时同步寄存器阵列，不进行余差放大。各级所产生的数字码经 过延时同步寄存器阵列进行延时对准，然后经数字纠错模块进行纠错处理 后输出最终的数字码。
高速高精度流水线ADC需要高速高精度的余差放大器，这对进行余 差放大的运放提出了较高的要求，而对运放的精度和速度要求越高，运放 的功耗越大，因此在运放功耗一定的条件下，减少运算放大器的个数对于 减小整个ADC的功耗是非常有效的。
图3为传统的1.5比特/级运放共享MDAC电路的结构示意图，包括 第一级MDAC和第二级MDAC。在图3中，时钟信号phle和ph2e表示 分别比phl和ph2下降沿稍微提前。Csl和Cs2为第一级MDAC的采样 电容，Cfl和Cf2为第一级MDAC的反馈电容；Cs3和Cs3为第二级MDAC 的采样电容，Cf3和Cf4为第二级MDAC的反馈电容。在phl相，第一级 MDAC进行采样，Csl、 Cfl的上极板接共模，底极板接输入信号inl， Cs2、 Cf2的上极板接共模，底极板接输入信号in2;同时，第二级MDAC在进 行余差放大，Cs3和Cs4的上极板接运放差分输入端，底极板接第二级子 数模转换器(DAC)的输出，Cf3和Cf4的上极板接运放差分输入端，底 极板接差分输出outl和out2。在ph2相，第一级MDAC进行余差放大， Csl、 Cfl的上极板接运放差分输入端，底极板接第一级子数模转换器 (DAC)的输出，Cs2、 Cf2的接运放差分输入端，底极板接差分输出outl 和out2;同时，第二级MDAC进行采样，Cs3和Cf3的上极板接共模，底 极板接第一级MDAC的输出outl， Cs4和Cf4的上极板接共模，底极板接 第一级MDAC的输出out2。
可以看到，第一级MDAC进行余差放大时，第二级MDAC的采样电 容和反馈电容是第一级MDAC的负载，同理，第三级MDAC的采样电容 和反馈电容是第二级MDAC的负载。由于精度要求的不同，电容可以逐 级进行递减。第二级MDAC的采样电容和反馈电容要比第一级的采样电容和反馈电容小，而第二级MDAC的负载也比第一级MDAC的负载小。 在运放共用电路中，两级MDAC电路用同一个运放，由于第一级MDAC 的反馈电容和负载电容较大，所以共用的运放必须要满足第一级MDAC 的建立，这样，在第二级MDAC进行建立时，运放建立的裕度比较大， 而第二级对建立精度的要求比第一级低，所以在第二级的建立相功耗会有 一定的浪费。
发明内容
(一) 要解决的技术问题
有鉴于此，本发明的一个目的在于提供一种运放共享的MDAC电路， 以充分利用运放在每一相的功耗，降低功耗的浪费。
本发明的另一个目的在于提供一种低功耗流水线模数转换器，以将上 述运放共享的MDAC电路应用到流水线模数转换器中。
(二) 技术方案
为达到上述一个目的，本发明提供了一种运放共享的乘法数字模拟转 换电路，该电路包括
第一级乘法数字模拟转换(MDAC)电路，用于对接收自外部的差分 信号inl和in2进行余差放大，将得到的差分信号outlj和out2—1输出给 第二级MDAC;
第二级MDAC电路，用于对接收自第一级MDAC的差分信号outl—1 和cmt2一l进行余差放大，并在另外一个时钟相将得到的差分信号在同一对 差分节点outl和out2输出；
所述第二级MDAC电路中有效位数多于第一级MDAC电路中有效位 数，第二级MDAC电路中采样电容小于第一级MDAC电路中采样电容， 第二级MDAC电路中反馈电容小于第一级MDAC电路中反馈电容。
上述方案中，所述第一级MDAC电路采用1.5比特的结构，有效位数 为1，冗余位为1;第二级MDAC电路采用2.5比特的结构，有效位数为 2，冗余位为1。
上述方案中，所述第一级MDAC电路包括第一差分开关电容单元(2)和运放(1)，用于共同实现差分信号inl和in2的采样和余差放大； 所述第二级MDAC电路包括第二开关电容单元(3)、第三开关电 容单元(4)和运放(1)，用于共同实现差分信号out1—1和out2—1的采样
和余差放大。
上述方案中，在phl相，第一级MDAC进行采样，电容Csll、 Cfll 的上极板接共模，底极板接输入inl，电容Csl2、 Cfl2的上极板接共模， 底极板接输入in2;第二级MDAC进行余差放大，电容CG1的上极板接 运放的输入端叩inl，底极板接运放的输出端outl，电容Cs^、Cs23、Cs25 的上极板接运放的输入端opinl，底极板分别接本级数模转换器的输出端 DAC2outl、 DAC2 out3、 DAC2 out5，电容Cf22的上极板接运放的输入 端叩in2，底极板接运放的输出端out2，电容Cs22、 Cs24、 Cs26的上极板 接运放的输入端opin2，底极板分别接本级数模转换器的输出端DAC2 out2、 DAC2out4、 DAC2 out6;在ph2相，第一级MDAC进行余差放大， 电容Cfll的上极板接运放的输入端opinl，底极板接运放的输出端outl， 电容Csll的上极板接共模，底极板接本级数模转换器的输出端DAC1 outl，电容Cfl2的上极板接运放的输入端opin2，底极板接运放的输出端 out2，电容Csl2的上极板接共模，底极板接本级数模转换器的输出端DACl out2;第二级MDAC进行采样，电容Cf21、 Cs21、 Cs23、 Cs25的上极板 接运放的输入端opinl，底极板接运放的输出端outl，电容Cf22、 Cs22、 Cs24、 Cs26的上极板接运放的输入端opin2，底极板接运放的输出端out2。
为达到上述另一个目的，本发明提供了一种应用运放共享MDAC电 路的低功耗流水线模数转换器，该流水线模数转换器包括
前端采样保持电路，用于对接收自ADC输入端的Vin信号进行采样和 保持，将得到的输出给流水子级中的第一级；
流水子级，用于对接收自采样保持电路的模拟信号分级进行模数转换 和余差放大，将得到的数字信号输出给延时同步寄存器阵列，模拟信号输 出给下一级流水子级；
延时同步寄存器阵列，用于对接收自各流水子级的数字信号进行延时 对准，将得到的数字输出给数字纠错模块；
数字纠错模块，用于对接收自延时同步寄存器阵列的数字信号进行移位相加，得到ADC的数字输出。
上述方案中，所述流水子级的个数为7个，分别为STAGE 1、STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6和FLASH;其中，输入信号首先 由前端采样保持电路进行采样，在保持阶段，所保持的信号由STAGE1中 的子模数转换器处理，产生2位数字码，该数字码被送入延时同步寄存器 序列的同时送入STAGE1的MDAC电路产生放大的余差信号送入 STAGE2进行处理，该过程重复一直到第6级，最后一级仅进行模数转换， 产生l位数字码送入延时同步寄存器序列，不进行余差放大；各级所产生 的所有16位数字码经过延时同步寄存器序列进行延时对准，然后经数字 纠错模块进行处理输出最终的IO位数字码。
上述方案中，所述STAGE1、 STAGE2、……、STAGE 6均包含一个 子模数转换器和一个MDAC电路；所述STAGE1、 STAGE3、 STAGE5每 级输出2位，1位有效，冗余位用来进行数字纠错；所述STAGE2、 STAGE4 和STAGE6每级输出3位，2位有效，冗余位用来进行数字纠错；所述最 后一级FLASH是1比特闪存flash结构的ADC，输出1位有效。
上述方案中，该流水线ADC包含3个运放，其中，STAGE1和STAGE2 共用一个运放，STAGE3和STAGE4共用一个运放，STAGE5和STAGE6 共用一个运放。
(三)有益效果
从上述技术方案可以看出，本发明具有以下有益效果
1、利用本发明，由于第一级MDAC采用1.5比特的结构，闭环反馈 运放的反馈系数比第二级MDAC小，而等效负载电容比第二级MDAC大， 故第一级MDAC进行余差放大时的闭环单位增益带宽与第二级MDAC进 行余差放大时的闭环单位增益带宽之间的差别远小于传统的运放共享电 路，从而平衡了两级对运放的建立要求，在第二级MDAC进行余差放大 时充分利用了运放的功耗，减小了功耗的浪费。
图1为传统的流水线ADC的结构示意图；图2为传统的流水线ADC结构中各子级的结构示意图3为传统的1.5比特/级运放共享MDAC电路的结构示意图； 图4为本发明提供的运放共享的MDAC电路的结构示意图； 图5为本发明提供的应用运放共享MDAC电路的低功耗流水线ADC 的结构示意图。
具体实施例方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实 施例，并参照附图，对本发明进一步详细说明。
如图4所示，图4为本发明提供的运放共享的MDAC电路的结构示 意图。该运放共享MDAC电路包括第一级MDAC电路和第二级MDAC 电路。其中，第一级乘法数字模拟转换MDAC电路，用于对接收自外部 的差分信号inl和in2进行余差放大，将得到的差分信号outl—1和out2—1 输出给第二级MDAC。第二级MDAC电路，用于对接收自第一级MDAC 的差分信号outl一l和out2一l进行余差放大，并在另外一个时钟相将得到 的差分信号在同一对差分节点outl和out2输出。第二级MDAC电路中有 效位数多于第一级MDAC电路中有效位数，第二级MDAC电路中采样电 容小于第一级MDAC电路中采样电容，第二级MDAC电路中反馈电容小 于第一级MDAC电路中反馈电容。
本发明提供的这种运放共享的MDAC电路，通过增加第二级的有效 位数来平衡两级的建立要求，从而充分利用运放在每一相的功耗。本发明 还进一步采用电容逐级递减的方案，即第二级的采样电容和反馈电容小于 第一级的采样电容和反馈电容。第一级MDAC电路采用1.5比特的结构， 即有效位数为l，冗余位为l，而第二级MDAC采用2.5比特的结构，即 有效位数为2，冗余位为1。
图4中，第一级MDAC电路包括第一差分开关电容单元(2)和运放 (1 )，用于共同实现差分信号inl和in2的采样和余差放大。第二级MDAC 电路包括第二开关电容单元(3)、第三开关电容单元(4)和运放(1)， 用于共同实现差分信号outl_l和out2_l的采样和余差放大。
图4中，phl、 ph2表示两相不交叠时钟，phle、 ph2e表示分别比phl、ph2的下降沿稍微提前。图4中，开关上面的所标的时钟信号表示在时钟
为高时开关闭合。Cs11和Csl2为第一级MDAC的采样电容，Cfll和Cfl2 为第一级MDAC的反馈电容；Cs21、 Cs22、 Cs23、 Cs24、 Cs25、 Cs26 为第二级MDAC的采样电容，Cf21和Cf22为第二级MDAC的反馈电容。
如图4所示，opinl和opin2分别表示运放的两个输入端。在phl相， 第一级MDAC进行采样，电容Csll、 Cfll的上极板接共模，底极板接输 入inl，电容Csl2、Cf12的上极板接共模，底极板接输入in2;第二级MDAC 进行余差放大，电容Cf21的上极板接运放的输入端opinl，底极板接运放 的输出端outl，电容Cs21、 Cs23、 Cs25的上极板接运放的输入端opinl， 底极板分别接本级数模转换器的输出端DAC2 outl、 DAC2 out3、 DAC2 out5，电容Cf22的上极板接运放的输入端opin2，底极板接运放的输出端 out2，电容Cs22、 Cs24、 Cs26的上极板接运放的输入端opin2，底极板分 别接本级数模转换器的输出端DAC2out2、 DAC2out4、 DAC2out6。
在ph2相，第一级MDAC进行余差放大，电容Cfll的上极板接运放 的输入端opinl，底极板接运放的输出端outl，电容Csll的上极板接共模， 底极板接本级数模转换器的输出端DAC1 outl，电容Cfl2的上极板接运 放的输入端opin2，底极板接运放的输出端out2，电容Csl2的上极板接共 模，底极板接本级数模转换器的输出端DAC1 out2;第二级MDAC进行 采样，电容Cf21、 Cs21、 Cs23、 Cs25的上极板接运放的输入端opinl，底 极板接运放的输出端outl，电容CG2、 Cs22、 Cs24、 Cs26的上极板接运 放的输入端opin2，底极板接运放的输出端out2。
基于上述本发明提供的新型运放共享的MDAC电路，本发明还提供 了一种应用运放共享MDAC电路的低功耗流水线ADC，该流水线ADC 包括前端采样保持电路、流水子级、延时同步寄存器阵列和数字纠错模块。
其中，前端采样保持电路用于对接收自ADC输入端的Vj言号进行采 样和保持，将得到的输出给流水子级中的第一级。流水子级用于对接收自 采样保持电路的模拟信号分级进行模数转换和余差放大，将得到的数字输 出给延时同步寄存器阵列，模拟输出给下一级流水子级。延时同步寄存器 阵列用于对接收自各流水子级的数字信号进行延时对准，将得到的数字输 出给数字纠错模块。数字纠错模块用于对接收自延时同步寄存器阵列的数字信号进行移位相加，得到ADC的数字输出。
如图5所示，图5为本发明提供的新型运放共享的MDAC电路的流 水线ADC的结构示意图。该流水线ADC是一个IO位流水线ADC，由前 端采样保持电路、7个流水子级(即STAGE1 、 STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6和FLASH)、延时同步寄存器阵列和数字纠错模块组 成。
在图5中，phl和ph2为两相不交叠时钟，控制采样保持电路以及 STAGE3 、 STAGE4 、 STAGE5 、 STAGE6和FLASH 。采样保持电路、STAGE2 、 STAGE4和STAGE6在phl进行采样，STAGE1、 STAGE3、 STAGE5和 FLASH在ph2进行采样。STAGE1、 STAGE2、 、 STAGE 6均包含一
个子模数转换器和一个MDAC电路，STAGE1、 STAGE3、 STAGE5每级 输出2位，1位有效，冗余位用来进行数字纠错，STAGE2、 STAGE4和 STAGE6每级输出3位，2位有效，冗余位用来进行数字纠错。最后一级 (FLASH)是1比特flash结构的ADC，输出1位有效。
输入信号首先由S/H电路进行采样，在保持阶段，所保持的信号由 STAGE1中的子模数转换器处理，产生2位数字码，该数字码被送入延时 同步寄存器序列的同时送入STAGE1的MDAC电路产生放大的余差信号 送入STAGE2进行处理，该过程重复一直到第6级，最后一级仅进行模数 转换，产生l位数字码送入延时同步寄存器序列，不进行余差放大。各级 所产生的所有16位数字码经过延时同步寄存器序列进行延时对准，然后 经数字纠错模块进行处理输出最终的IO位数字码。
STAGE1和STAGE2中的MDAC电路为图4所示的新型运放共享的 MDAC电路，即STAGE1和STAGE2共用一个运放。同样的，STAGE3 和STAGE4共用一个运放，STAGE5和STAGE6共用一个运放。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行 了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而 已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修 改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1、一种运放共享的乘法数字模拟转换电路，其特征在于，该电路包括；第一级乘法数字模拟转换MDAC电路，用于对接收自外部的差分信号in1和in2进行余差放大，将得到的差分信号out1_1和out2_1输出给第二级MDAC；第二级MDAC电路，用于对接收自第一级MDAC的差分信号out1_1和out2_1进行余差放大，并在另外一个时钟相将得到的差分信号在同一对差分节点out1和out2输出；所述第二级MDAC电路中有效位数多于第一级MDAC电路中有效位数，第二级MDAC电路中采样电容小于第一级MDAC电路中采样电容，第二级MDAC电路中反馈电容小于第一级MDAC电路中反馈电容。
2、 根据权利要求1所述的运放共享的乘法数字模拟转换电路，其特 征在于，所述第一级MDAC电路采用1.5比特的结构，有效位数为l，冗 余位为l;第二级MDAC电路采用2.5比特的结构，有效位数为2，冗余 位为1。
3、 根据权利要求1所述的运放共享的乘法数字模拟转换电路，其特 征在于，所述第一级MDAC电路包括第一差分开关电容单元(2)和运放(1)， 用于共同实现差分信号inl和in2的采样和余差放大；所述第二级MDAC电路包括第二开关电容单元(3)、第三开关电 容单元(4)和运放(1)，用于共同实现差分信号outlj和out2—1的采样和余差放大。
4、 根据权利要求1所述的运放共享的乘法数字模拟转换电路，其特 征在于，在phl相，第一级MDAC进行采样，电容Csll、 Cfll的上极板接共 模，底极板接输入inl，电容Csl2、 Cfl2的上极板接共模，底极板接输入 in2;第二级MDAC进行余差放大，电容Cf21的上极板接运放的输入端 opinl，底极板接运放的输出端outl，电容Cs21、 Cs23、 Cs25的上极板接运放的输入端opinl，底极板分别接本级数模转换器的输出端DAC2 outl、 DAC2out3、 DAC2out5，电容Cf22的上极板接运放的输入端opin2，底极 板接运放的输出端out2，电容Cs22、 Cs24、 Cs26的上极板接运放的输入 端opin2，底极板分别接本级数模转换器的输出端DAC2 out2、 DAC2 out4、 DAC2 out6;在ph2相，第一级MDAC进行余差放大，电容Cfll的上极板接运放 的输入端opinl，底极板接运放的输出端outl，电容Csll的上极板接共模， 底极板接本级数模转换器的输出端DAC1 cmtl，电容Cfl2的上极板接运 放的输入端opin2，底极板接运放的输出端out2,电容Csl2的上极板接共 模，底极板接本级数模转换器的输出端DAC1 out2;第二级MDAC进行 采样，电容Cf21、 Cs21、 Cs23、 Cs25的上极板接运放的输入端opinl，底 极板接运放的输出端outl，电容Cf22、 Cs22、 Cs24、 Cs26的上极板接运 放的输入端opin2，底极板接运放的输出端out2。
5、 一种应用运放共享MDAC电路的低功耗流水线模数转换器，其特 征在于，该流水线模数转换器包括前端采样保持电路，用于对接收自ADC输入端的Vm信号进行采样和 保持，将得到的输出给流水子级中的第一级；流水子级，用于对接收自采样保持电路的模拟信号分级进行模数转换 和余差放大，将得到的数字信号输出给延时同步寄存器阵列，模拟信号输 出给下一级流水子级；延时同步寄存器阵列，用于对接收自各流水子级的数字信号进行延时 对准，将得到的数字输出给数字纠错模块；数字纠错模块，用于对接收自延时同步寄存器阵列的数字信号进行移 位相加，得到ADC的数字输出。
6、 根据权利要求5所述的应用运放共享MDAC电路的低功耗流水线模数转换器，其特征在于，所述流水子级的个数为7个，分别为STAGE1、 STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6禾卩FLASH;其中，输入信号首先由前端采样保持电路进行采样，在保持阶段，所 保持的信号由STAGE1中的子模数转换器处理，产生2位数字码，该数字码被送入延时同步寄存器序列的同时送入STAGEl的MDAC电路产生放 大的余差信号送入STAGE2进行处理，该过程重复一直到第6级，最后一 级仅进行模数转换，产生l位数字码送入延时同步寄存器序列，不进行余 差放大；各级所产生的所有16位数字码经过延时同步寄存器序列进行延 时对准，然后经数字纠错模块进行处理输出最终的IO位数字码。
7、 根据权利要求5所述的应用运放共享MDAC电路的低功耗流水线模数转换器，其特征在于，所述STAGE1、 STAGE2、……、STAGE 6均包含一个子模数转换器 和一个MDAC电路；所述STAGE1、 STAGE3、 STAGE5每级输出2位，1位有效，冗余位用来进行数字纠错；所述STAGE2、 STAGE4和STAGE6每级输出3位，2位有效，冗余位用来进行数字纠错；所述最后一级FLASH是1比特闪存flash结构的ADC，输出1位有效。
8、 根据权利要求5所述的应用运放共享MDAC电路的低功耗流水线模数转换器，其特征在于，该流水线ADC包含3个运放，其中，STAGEl和STAGE2共用一个 运放，STAGE3和STAGE4共用一个运放，STAGE5和STAGE6共用一个 运放。
全文摘要
本发明涉及数字信号处理技术领域，公开了一种运放共享的乘法数字模拟转换电路，包括第一级乘法数字模拟转换MDAC电路和第二级MDAC电路，所述第二级MDAC电路中有效位数多于第一级MDAC电路中有效位数，第二级MDAC电路中采样电容小于第一级MDAC电路中采样电容，第二级MDAC电路中反馈电容小于第一级MDAC电路中反馈电容。本发明同时公开了一种应用运放共享MDAC电路的低功耗流水线模数转换器。利用本发明，充分利用了运放在每一相的功耗，减小了功耗的浪费。
文档编号H03M1/72GK101295987SQ20071009868
公开日2008年10月29日 申请日期2007年4月25日 优先权日2007年4月25日
发明者周玉梅, 郑晓燕 申请人:中国科学院微电子研究所