专利名称：采用两相不均衡时钟方案的乘法数字模拟转换电路及应用的制作方法
技术领域：
本发明涉及数字信号处理技术领域，尤其涉及一种采用两相不均衡时钟方案运放共享的乘法数字模拟转换电路(Multiplying Digital to Analog Circuit, MDAC)，以及应用该MDAC电路的低功耗的流水线模数转换器 (Analog to Digital Circuit, ADC)。
背景技术：
目前，随着数字信号处理技术在通信领域的广泛应用，高速调制解调 器、宽带有线与无线通讯系统对中等精度、高速模数转换器的需求越来越 大。在各种结构的ADC中，流水线ADC以其在速度、功耗和面积方面特 有的折中优势而被广泛采用。如图1所示，图1为传统的流水线ADC的结构示意图。它由前端采 样保持电路、若千个子级(STAGE1、 STAGE2、……、STAGE k-l、FLASH)、 延时同步寄存器阵列和数字纠错模块组成。在图1中，除前端S/H电路和 最后一级的低位快闪式ADC(艮卩FLASH)外，其余各级(STAGE 1、 STAGE 2、……、STAGE k-1)均包含S/H电路、子数模转换器(SubDAC)、子 模数转换器(SubADC)、减法器和余差放大器。如图2所示，图2为传统 的流水线ADC结构中各子级的结构示意图。在图2中，phi和ph2是两相不交叠时钟，奇数级用phi来控制采样， 偶数级和前端S/H电路用ph2来控制采样，即相邻两级的控制时钟相是相 反的。 一般将图2所示子级中的S/H电路、子数模转换器、减法器和余差 放大器合为MDAC。流水线ADC是在两相不交叠时钟控制下，使流水线ADC中的前端 S/H电路和各流水线子级在采样相和放大相之间交替工作来完成转换的。 输入信号首先由前端S/H电路进行采样，在保持阶段，所保持的信号由 STAGE1中的子模数转换器处理，产生Brfr,位数字码，该数字码被送入延时同步寄存器阵列的同时送入STAGE1中的子数模转换器重新转换为模拟信号，并在减法器中与原始的输入信号相减，相减的结果被称为余差，这个余差信号在余差放大器中乘以2fl，再被送入STAGE2进行处理，该 过程重复一直到STAGE k-l级，最后一级仅进行模数转换，产生Bk位数 字码送入延时同步寄存器阵列，不进行余差放大。各级所产生的数字码经 过延时同步寄存器阵列进行延时对准，然后经数字纠错模块进行纠错处理 后输出最终的数字码。高速高精度流水线ADC需要高速高精度的余差放大器，这对进行余 差放大的运放提出了较高的要求，而对运放的精度和速度要求越高，运放 的功耗越大，因此在运放功耗一定的条件下，减少运算放大器的个数对于 减小整个ADC的功耗是非常有效的。图3为传统的1.5比特/级运放共享MDAC电路的结构示意图，包括 第一级MDAC和第二级MDAC。图4为传统的1.5比特/级运放共享MDAC 电路的时钟方案，phl和ph2为两相不交叠时钟，phl和ph2的高电平时 间基本相等，时钟信号phle和ph2e表示分别比phl和ph2下降沿稍微提、'-刖。在图3中，Csl和Cs2为第一级MDAC的采样电容，Cfl和Cf2为第 一级MDAC的反馈电容；Cs3和Cs3为第二级MDAC的采样电容，Cf3 和Cf4为第二级MDAC的反馈电容。在phl相，第一级MDAC进行采样， Csl、 Cfl的上极板接共模，底极板接输入信号inl， Cs2、 Cf2的上极板接 共模，底极板接输入信号in2;同时，第二级MDAC在进行余差放大，Cs3 和Cs4的上极板接运放差分输入端，底极板接第二级子数模转换器(DAC) 的输出，Cfi和Cf4的上极板接运放差分输入端，底极板接差分输出outl 和out2。在ph2相，第一级MDAC进行余差放大，Csl、 Cfl的上极板接 运放差分输入端，底极板接第一级子数模转换器(DAC)的输出，Cs2、 Cf2的接运放差分输入端，底极板接差分输出outl和out2;同时，第二级 MDAC进行采样，Cs3和Cfi的上极板接共模，底极板接第一级MDAC 的输出outl， Cs4和Cf4的上极板接共模，底极板接第一级MDAC的输出 ou仏可以看到，第一级MDAC进行余差放大时，第二级MDAC的采样电容和反馈电容是第一级MDAC的负载，同理，第三级MDAC的采样电容 和反馈电容是第二级MDAC的负载。由于精度要求的不同，电容可以逐 级进行递减。第二级MDAC的采样电容和反馈电容要比第一级的采样电 容和反馈电容小，而第二级MDAC的负载也比第一级MDAC的负载小。 在运放共用电路中，两级MDAC电路用同一个运放，由于第一级MDAC 的反馈电容和负载电容较大，所以共用的运放必须要满足第一级MDAC 的建立，这样，在第二级MDAC进行建立时，运放建立的裕度比较大， 而第二级对建立精度的要求比第一级低，采用图4所示时钟方案，由于两 相时间基本相等，所以在第二级的建立相功耗会有一定的浪费。发明内容(一) 要解决的技术问题有鉴于此，本发明的一个目的在于提供一种两相不均衡的MDAC电 路，以充分利用运放在每一相的功耗，降低功耗的浪费。本发明的另一个目的在于提供一种低功耗的流水线模数转换器，以将 上述两相不均衡的MDAC电路应用到流水线模数转换器中。(二) 技术方案为达到上述一个目的，本发明提供了一种采用两相不均衡时钟方案运 放共享的乘法数字模拟转换电路，该电路包括第一级乘法数字模拟转换MDAC电路，用于对接收自外部的差分信 号inl和in2进行余差放大，将得到的差分信号outl一l和out2—1输出给第 二级MDAC;第二级MDAC电路，用于对接收自第一级MDAC的差分信号outl—1 和out2_l进行余差放大，并在另外一个时钟相将得到的差分信号在同一对 差分节点outl和out2输出；所述第一级MDAC电路和第二级MDAC电路采用相同的有效位数和 冗余位数；第二级MDAC电路中采样电容小于第一级MDAC电路中采样 电容，第二级MDAC电路中反馈电容小于第一级MDAC电路中反馈电容; 第一级MDAC电路的余差放大相时间大于第二级MDAC电路的余差放大相时间。上述方案中，所述第一级MDAC电路包括第一差分开关电容单元(2)和运放(1)，用于共同实现差分信号inl和in2的釆样和余差放大； 所述第二级MDAC电路包括第二开关电容单元(3)、第三开关电容单 元(4)和运放(1)，用于共同实现差分信号out1—l和out2一l的采样和余差放大。上述方案中，在phs相，第一级MDAC电路进行采样，电容Csl、 Cfl的上极板接共模，底极板接输入inl，电容Cs2、 Cf2的上极板接共模， 底极板接输入in2;第二级MDAC进行余差放大，电容Cf3的上极板接运 放的输入端opinl，底极板接运放的输出端outl，电容Cs3的上极板接运 放的输入端opinl，底极板分别接本级数模转换器的输出端DAC2 outl， 电容Cf4的上极板接运放的输入端opin2，底极板接运放的输出端out2， 电容Cs4的上极板接运放的输入端opin2，底极板接本级数模转换器的输 出端DAC2out2;在phl相，第一级MDAC电路进行余差放大，电容Cfl 的上极板接运放的输入端opinl，底极板接运放的输出端outl，电容Csl 的上极板接共模，底极板接本级数模转换器的输出端DAC1 outl，电容CG 的上极板接运放的输入端opin2，底极板接运放的输出端out2，电容Cs2 的上极板接共模，底极板接本级数模转换器的输出端DAClout2;第二级 MDAC进行采样，电容Cf3、 Cs3的上极板接运放的输入端opinl，底极板 接运放的输出端outl，电容Cf4、 Cs4的上极板接运放的输入端opin2，底 极板接运放的输出端out2。为达到上述另一个目的，本发明提供了一种应用两相不均衡时钟方案 运放共享MDAC电路的流水线模数转换器，该流水线模数转换器ADC包 括流水子级，用于对接收自ADC输入端的Vin信号或上一级流水子级 的模拟信号进行模数转换和余差放大，将得到的数字信号输出给延时同步 寄存器阵列，模拟信号输出给下一级流水子级；延时同步寄存器阵列，用于对接收自各流水子级的数字信号进行延时 对准，将得到的数字输出给数字纠错模块；数字纠错模块，用于对接收自延时同步寄存器阵列的数字信号进行移位相加，得到ADC的数字输出。上述方案中，所述流水子级的个数为9个，分别为STAGEl、 STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6、 STAGE7、 STAGE8和FLASH; 其中，输入信号首先由STAGEl进行采样，并由STAGEl中的子模数转换 器处理，产生2位数字码，该数字码被送入延时同步寄存器序列的同时送 入STAGEl的MDAC电路产生放大的余差信号送入STAGE2进行处理， 该过程重复一直到第8级，最后一级仅进行模数转换，产生2位数字码送 入延时同步寄存器序列，不进行余差放大。各级所产生的所有18位数字 码经过延时同步寄存器序列进行延时对准，然后经数字纠错模块进行处理 输出最终的IO位数字码。上述方案中，所述第一级流水子级STAGE1，用于对接收自ADC输 入端的Vin信号进行模数转换和余差放大，将得到的数字输出给延时同步 寄存器阵列，模拟输出给第二级流水子级STAGE2;所述流水子级 STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6、 STAGE7、 STAGE8 和FLASH,用于对接收自上一级的模拟信号进行模数转换和余差放大， 将得到的数字输出给延时同步寄存器阵列，模拟输出给下一级流水子级。上述方案中，所述流水子级STAGE1、 STAGE2、 、 STAGE 8均包含一个子模数转换器和一个MDAC电路，每级输出2位，l位有效，冗 余位用来进行数字纠错；所述最后一级FLASH是2比特闪存flash结构的 ADC，输出2位有效。上述方案中，该流水线ADC包含4个运放，其中，STAGEl和STAGE2 共用一个运放，STAGE3和STAGE4共用一个运放，STAGE5和STAGE6 共用一个运放，STAGE7和STAGE8共用一个运放。(三)有益效果 从上述技术方案可以看出，本发明具有以下有益效果 利用本发明，由于第一级MDAC的余差放大相时间增加，故在相同 的采样率下，应用比传统运放共享MDAC电路所用运放单位增益带宽更 小的运放即可达到相同的建立要求，降低了对运放的要求，从而降低了功 耗。虽然第二级MDAC的余差放大相时间减小，但第二级MDAC在余差放大时运放的等效负载电容比较小，在与第一级MDAC有相同的有效位数和冗余位数时，第二级MDAC进行余差放大时单位增益带宽比较大， 且第二级对建立精度的要求比第一级低，所以通过采用新型时钟方案，平 衡了两级对运放的建立要求，在第二级MDAC进行余差放大时充分利用 了运放的功耗。
图1为传统的流水线ADC的结构示意图； 图2为传统的流水线ADC结构中各子级的结构示意图； 图3为传统的运放共享MDAC电路的结构示意图； 图4为传统的运放共享MDAC电路的时钟方案。 图5为本发明提供的两相不均衡时钟方案运放共享MDAC电路的结 构示意图；图6是图5所用的时钟方案；图7为本发明提供的应用两相不均衡时钟方案运放共享MDAC电路 的流水线ADC的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实 施例，并参照附图，对本发明进一步详细说明。如图5所示，图5为本发明提供的两相不均衡时钟方案运放共享 MDAC电路的结构示意图。该运放共享MDAC包括第一级MDAC电路和 第二级MDAC电路。其中，第一级MDAC电路用于对接收自外部的差分 信号inl和in2进行余差放大，将得到的差分信号outl_l和out2—1输出给 第二级MDAC。第二级MDAC电路用于对接收自第一级MDAC的差分信 号outl—1和out2一l进行余差放大，并在另外一个时钟相将得到的差分信 号在同一对差分节点outl禾B out2输出。第一级MDAC电路和第二级 MDAC电路采用相同的有效位数和冗余位数。第二级MDAC电路中采样 电容小于第一级MDAC电路中采样电容，第二级MDAC电路中反馈电容 小于第一级MDAC电路中反馈电容。第一级MDAC电路的余差放大相时间大于第二级MDAC电路的余差放大相时间。图6是图5所用的时钟方案，其中，phs、 phl表示两相不交叠时钟， phse、 phle表示分别比phs、 phl的下降沿稍微提前，且phs的高电平时间 小于phl的高电平时间。图5中，开关上面的所标的时钟信号表示在时钟 信号为高时开关闭合。Csl和Cs2为第一级MDAC的采样电容，Cfl和 Cf2为第一级MDAC的反馈电容；Cs3、Cs4为第二级MDAC的采样电容， Cf3和Cf4为第二级MDAC的反馈电容。如图5所示，opinl和opin2分别表示运放的两个输入端。在phs相， 第一级MDAC进行采样，电容Csl、 Cfl的上极板接共模，底极板接输入 inl，电容Cs2、 Cf2的上极板接共模，底极板接输入in2;第二级MDAC 进行余差放大，电容Cf3的上极板接运放的输入端opinl，底极板接运放 的输出端outl，电容Cs3的上极板接运放的输入端叩inl，底极板分别接 本级数模转换器的输出端DAC2 outl，电容Cf4的上极板接运放的输入端 opin2，底极板接运放的输出端out2，电容Cs4的上极板接运放的输入端 opin2，底极板接本级数模转换器的输出端DAC2 out2。在phl相，第一级MDAC进行余差放大，电容Cfl的上极板接运放的 输入端opinl，底极板接运放的输出端outl，电容Csl的上极板接共模， 底极板接本级数模转换器的输出端DAC1 outl，电容Cf2的上极板接运放 的输入端opin2，底极板接运放的输出端out2，电容Cs2的上极板接共模， 底极板接本级数模转换器的输出端DAC1 out2;第二级MDAC进行采样， 电容Cf3、 Cs3的上极板接运放的输入端opinl，底极板接运放的输出端 outl，电容Cf4、 Cs4的上极板接运放的输入端opin2,底极板接运放的输 出端out2 。基于上述本发明提供的采用两相不均衡时钟方案运放共享MDAC电 路，本发明还提供了一种应用两相不均衡时钟方案运放共享MDAC电路 的流水线ADC，该流水线ADC包括流水子级、延时同步寄存器阵列和数 字纠错模块。其中，流水子级用于对接收自ADC输入端的Vin信号或上一级流水 子级的模拟信号进行模数转换和余差放大，将得到的数字信号输出给延时 同步寄存器阵列，模拟信号输出给下一级流水子级。流水子级中第一级流水子级用于对接收自ADC输入端的Vin信号进行模数转换和余差放大，
将得到的数字输出给延时同步寄存器阵列，模拟输出给第二级流水子级； 其它流水子级用于对接收上一级流水子级的模拟信号进行模数转换和余 差放大，将得到的数字输出给延时同步寄存器阵列，模拟输出给下一级流 水子级。延时同步寄存器阵列用于对接收自各流水子级的数字信号进行延 时对准，将得到的数字输出给数字纠错模块。数字纠错模块用于对接收自
延时同步寄存器阵列的数字信号进行移位相加，得到ADC的数字输出。
如图7所示，图7为本发明提供的应用两相不均衡时钟方案运放共享 MDAC电路的流水线ADC的结构示意图。该流水线ADC是一个10位流 7K线ADC，由9个流水子级(即STAGE1、 STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6、 STAGE7、 STAGE8和FLASH)、延时同步寄存器阵 列和数字纠错模块组成。
在图7中，phs和phl控制各流水子级，phs和phl的时序关系如图6 所示。奇数级STAGE1、 STAGE3、 STAGE5、 STAGE7和FLASH在phs 进行采样，偶数级STAGE2、 STAGE4、 STAGE6和STAGE8在phl进行采 样。STAGE1、 STAGE2、 、 STAGE 8均包含一个子模数转换器和一
个MDAC电路，每级输出2位，l位有效，冗余位用来进行数字纠错。最 后一级(FLASH)是2比特flash结构的ADC，输出2位有效。
该流水线ADC包含4个运放，其中，STAGE1和STAGE2共用一个 运放，STAGE3和STAGE4共用一个运放，STAGE5和STAGE6共用一个 运放，STAGE7和STAGE8共用一个运放。
输入信号首先由STAGE1进行采样，并由STAGE1中的子模数转换器 处理，产生2位数字码，该数字码被送入延时同步寄存器序列的同时送入 STAGE1的MDAC电路产生放大的余差信号送入STAGE2进行处理，该 过程重复一直到第8级，最后一级仅进行模数转换，产生2位数字码送入 延时同步寄存器序列，不进行余差放大。各级所产生的所有18位数字码 经过延时同步寄存器序列进行延时对准，然后经数字纠错模块进行处理输 出最终的IO位数字码。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行 了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而己，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修 改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1、一种采用两相不均衡时钟方案运放共享的乘法数字模拟转换电路，其特征在于，该电路包括第一级乘法数字模拟转换MDAC电路，用于对接收自外部的差分信号in1和in2进行余差放大，将得到的差分信号out1_1和out2_1输出给第二级MDAC；第二级MDAC电路，用于对接收自第一级MDAC的差分信号out1_1和out2_1进行余差放大，并在另外一个时钟相将得到的差分信号在同一对差分节点out1和out2输出；所述第一级MDAC电路和第二级MDAC电路采用相同的有效位数和冗余位数；第二级MDAC电路中采样电容小于第一级MDAC电路中采样电容，第二级MDAC电路中反馈电容小于第一级MDAC电路中反馈电容；第一级MDAC电路的余差放大相时间大于第二级MDAC电路的余差放大相时间。
2、 根据权利要求1所述的采用两相不均衡时钟方案运放共享的乘法 数字模拟转换电路，其特征在于，所述第一级MDAC电路包括第一差分开关电容单元(2)和运放(1)， 用于共同实现差分信号inl和in2的采样和余差放大；所述第二级MDAC电路包括第二开关电容单元(3)、第三开关电 容单元(4)和运放(1)，用于共同实现差分信号outl一l和out2—1的采样 和余差放大。
3、 根据权利要求1所述的采用两相不均衡时钟方案运放共享的乘法 数字模拟转换电路，其特征在于，在phs相，第一级MDAC电路进行采样，电容Csl、 Cfl的上极板接 共模，底极板接输入inl，电容Cs2、 Cf2的上极板接共模，底极板接输入 in2;第二级MDAC迸行余差放大，电容Cf3的上极板接运放的输入端 opinl，底极板接运放的输出端outl，电容Cs3的上极板接运放的输入端 叩inl，底极板分别接本级数模转换器的输出端DAC2outl，电容Cf4的上 极板接运放的输入端opin2，底极板接运放的输出端out2，电容Cs4的上极板接运放的输入端opin2，底极板接本级数模转换器的输出端DAC2OUt2;在phl相，第一级MDAC电路进行余差放大，电容Cfl的上极板接运 放的输入端opinl,底极板接运放的输出端outl，电容Csl的上极板接共 模，底极板接本级数模转换器的输出端DAClcmtl，电容CG的上极板接 运放的输入端opin2，底极板接运放的输出端out2，电容Cs2的上极板接 共模，底极板接本级数模转换器的输出端DAC1 cmt2;第二级MDAC进 行采样，电容Cf3、 Cs3的上极板接运放的输入端opinl，底极板接运放的 输出端outl，电容Cf4、 Cs4的上极板接运放的输入端opin2，底极板接运 放的输出端out2。
4、 一种应用两相不均衡时钟方案运放共享MDAC电路的流水线模数 转换器，其特征在于，该流水线模数转换器ADC包括流水子级，用于对接收自ADC输入端的Vin信号或上一级流水子级 的模拟信号进行模数转换和余差放大，将得到的数字信号输出给延时同步 寄存器阵列，模拟信号输出给下一级流水子级；延时同步寄存器阵列，用于对接收自各流水子级的数字信号进行延时 对准，将得到的数字输出给数字纠错模块；数字纠错模块，用于对接收自延时同步寄存器阵列的数字信号进行移 位相加，得到ADC的数字输出。
5、 根据权利要求4所述的应用两相不均衡时钟方案运放共享MDAC 电路的流水线模数转换器，其特征在于，所述流水子级的个数为9个，分别为STAGE1、 STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6、 STAGE7、 STAGE8和FLASH;其中，输入信号首先由STAGE1进行采样，并由STAGE1中的子模数 转换器处理，产生2位数字码，该数字码被送入延时同步寄存器序列的同 时送入STAGE1的MDAC电路产生放大的余差信号送入STAGE2进行处 理，该过程重复一直到第8级，最后一级仅进行模数转换，产生2位数字 码送入延时同步寄存器序列，不进行余差放大。各级所产生的所有18位 数字码经过延时同步寄存器序列进行延时对准，然后经数字纠错模块进行 处理输出最终的IO位数字码。
6、 根据权利要求5所述的应用两相不均衡时钟方案运放共享MDAC 电路的流水线模数转换器，其特征在于，所述第一级流水子级STAGE1，用于对接收自ADC输入端的Vin信 号进行模数转换和余差放大，将得到的数字输出给延时同步寄存器阵列， 模拟输出给第二级流水子级STAGE2;所述流水子级STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6、 STAGE7、 STAGE8和FLASH,用于对接收自上一级的模拟信号进行模数 转换和余差放大，将得到的数字输出给延时同步寄存器阵列，模拟输出给 下一级流水子级。
7、 根据权利要求4所述的应用两相不均衡时钟方案运放共享MDAC 电路的流水线模数转换器，其特征在于，所述流水子级STAGE1、 STAGE2、……、STAGE 8均包含一个子模 数转换器和一个MDAC电路，每级输出2位，l位有效，冗余位用来进行 数字纠错；所述最后一级FLASH是2比特闪存flash结构的ADC，输出2位有效。
8、 根据权利要求4所述的应用两相不均衡时钟方案运放共享MDAC 电路的流水线模数转换器，其特征在于，该流水线ADC包含4个运放，其中，STAGE1和STAGE2共用一个 运放，STAGE3和STAGE4共用一个运放，STAGE5和STAGE6共用一个 运放，STAGE7和STAGE8共用一个运放。
全文摘要
本发明涉及数字信号处理技术领域，公开了一种采用两相不均衡时钟方案运放共享的乘法数字模拟转换电路，包括第一级乘法数字模拟转换(MDAC)电路和第二级MDAC电路，所述第一级MDAC电路和第二级MDAC电路采用相同的有效位数和冗余位数；第二级MDAC电路中采样电容小于第一级MDAC电路中采样电容，第二级MDAC电路中反馈电容小于第一级MDAC电路中反馈电容；第一级MDAC电路的余差放大相时间大于第二级MDAC电路的余差放大相时间。本发明同时公开了一种应用两相不均衡时钟方案运放共享MDAC电路的流水线模数转换器(ADC)。利用本发明，充分利用了运放在每一相的功耗，减小了功耗的浪费。
文档编号H03M1/66GK101295985SQ20071009868
公开日2008年10月29日 申请日期2007年4月25日 优先权日2007年4月25日
发明者周玉梅, 郑晓燕 申请人:中国科学院微电子研究所