专利名称：基于部分局部互连结构的fpga逻辑块的制作方法
技术领域：
本发明涉及 一 种FPGA逻辑块，更具体 基于部分局部互连结构的FPGA逻辑块。
背景技术：
现场可编程门阵列(FPGA )的用户可 开发成本使它成为实现现代电路和系统的 术。布线资源是FPGA中非常重要的 一 部分 布线资源占用了 FPGA约8 4 % 9 2 % 的 其中逻辑块内部的局部互连资源占用了 FPGA约2 6 % 4 6 %的芯片面积。因此，逻辑块内部的局部互连 结构的好坏直接影响到FPGA芯片的性能。
在FPGA的设计中， 一 般逻辑块内部的局部互连采 用完全连接的方式，即允许逻辑块的每个输入(输出) 端口都能连接到所有的逻辑单元输入(输出)端口 。 这种高密度的连通性使得布线更加容易，但是却大大 增加了对于面积的开销。因此很多商用FPGA的逻辑块
地是指种
编程性和低
种重要技
，原因在于
芯片面积内部采用部分局部互连的结构，比如Altera的St rati x
系列心片在S t r a ti x系列芯片中，每个逻辑单元的
输入+山 乂而可以连接到一半的逻辑块输入端口和逻辑单
元输出上山 乂而□，形成了5 0 %的连通度。实验数据显示这
种结 %构减小了大约7%的面积，而布线延迟仅仅增大了
丄/0 o巨、/ -刖不同FPGA厂一商在逻辑块内部采用了不同结构
的逻辑单元，由于逻辑单元设计的不同，逻辑块内部
的局部互连结构也有着很大的不同。逻辑单元每个—山 顺
□都有着不同的逻辑特性，不同特性的逻辑一山 顿□对布
线资源会有不同的需求。因此在设计部分局部互连结
构的时候，需要根据端口特性的差异设定不同的连通
性，有些一山 乂而还需要进行特殊的设计，从而保证逻辑
块内部局部互连资源的有效利用。
采用部分局部互连结构降低了逻辑块的面积，却
增大了白动布线工具布线以及逻辑映射工員包装逻辑
单元的难度传统的逻辑单元包装算法基于兀全局部
互连结构，并没有考虑逻辑块内部布线资源的有效分
配采用完全匹配的算法来实现逻辑块内部布线资源
的分配，软件的时间复杂度太高，不适合用于包装算
法的实现当中采用贪婪策略的近似算法，可以极大
减小时间复杂度，比较适合在包装算法中实现但是贪婪策略极大依赖于内部互连结构的合理设计。因此
设计出适合贪婪策略的部分局部互连结构非常重要。
发明内容
本发明的目的在于，提供 一 种基于部分局部互连
结构的FPGA逻辑块，，;与完全局部互连的逻辑块结构
相比，占用了更小的心片面积。
本发明 一 种基于部分局部互连结构的FPGA逻辑
块，特征在于，包括
8个逻辑单元，该逻辑单元之间采用专用的进位
链连接;该逻辑单元包括1 2个端口 ，该1 2个上山 顺□
包括5个数据输入端、3个控制输入端口 、 1个时
钟输入端口 、 3个输出端口 ；
42个端口，该42个端口包括2个全局输入一山 顿
□、24个输入端口和1 6个输出端口 ；
该逻辑块内部采用部分局部互连结构；
该逻辑块内部局部互连是均匀分布的，逻辑块输
入输出端口均匀分布在矩形逻辑块四周，逻辑单元的
输入输出端口均匀地连接到逻辑块四周的端口 ；
逻辑块内部的连接单元采用二级多路复用器-
中该逻辑块内部的局部互连是逻辑块全局输入端口与逻辑单元时钟输入上山 顺口连
接
逻辑块输入端口与逻辑单元输入端口连接；
逻辑块输出端口与逻辑单元输出端口连接；
逻辑单元输出端口与逻辑单元数据输入端□反馈
连接
所述的逻辑块全局输入端口与逻辑单元时钟输入
丄山 乂而□连接的局部互连是采用完全连接模式，即每个逻
辑单元的时钟端口连接到所有的逻辑块全局输"X 上山 入顿
他的局部互连采用部分互连模式。
中该逻辑单元的5个数据输入端口、 3个控制
输入—山 顿□、i个时钟输入端口到逻辑块端口中的输入
都□的连通度分别是0 . 5 、0.5、0.5、 0.25、0.25、o .25、0.25、0.25、 0.25
中逻辑单元的3个输出端口到逻辑块输出端口
的连通度均为0.5 。
中逻辑单元的3个输出端口到逻辑单元数据输
入丄山 顿卩的连通度分另lj是0 . 2 5 、0.5、 0.5
中所述的二级多路复用器使用NM0S传输管作为
开关单元，在SMIC0.13CMOS工艺条件下，NMOS
传输管的珊宽是0.1 3微米。
为进一步说明本发明的具体技术内容以下结合实 施例及附图详细说明如后，其中
图1示出的是逻辑块端口分布图。 图2示出的是逻辑单元结构图。
图3示出的是逻辑块输入端口到逻辑单元输入端 口的互连图(控制和时钟端口互连结构调节前)。
图4示出的是逻辑块输入端口到逻辑单元输入端
口的互连图(控制和时钟端口互连结构调节后)。
图5示出的是进位链互连图。 图6示出的是二级多路复用器拓扑结构图。 图7示出的是逻辑块输入端口数目对FPGA面积的 影响趋势图。
具体实施例方式
请参阅图1 、图2和图3所示，本发明 一 种基于 部分局部互连结构的FPGA逻辑块，包括
8个逻辑单元43 (图3中)，该逻辑单元43之 间采用专用的进位链连接；该逻辑单元4 3包括1 2 个端口，该l 2个端口包括5个数据输入端口4 6、3个控制输入端口 4 7、1个时钟输入端口 CK、3个
输出端□4 8 ;
42个端口 4 2 (图1中)，该4 2个端口 10包
括2个全局输入端口 、24个输入端口和1 6个输出
丄山 I~I
顿□;
该逻辑块内部采用部分局部互连结构；
该逻辑块内部局部互连是均匀分布的，逻辑块输 入输出端口均匀分布在矩形逻辑块四周，逻辑单元4
3的输入输出端口均匀地连接到逻辑块四周的端口 4 2 ;
其中该逻辑块内部的局部互连是
逻辑块全局输入端口与逻辑单元4 3时钟输入端
口 CK连接(图2中)；
逻辑块输入端口与逻辑单元4 3输入端口 4 9连
接；
逻辑块输出端口与逻辑单元4 3输出端口4 8连
接；
逻辑单元输出端口与逻辑单元4 3数据输入端口 4 6反馈连接；
所述的逻辑块全局输入端口与逻辑单元4 3时钟 输入端口 CK连接的局部互连是采用完全连接模式，即每个逻辑单元4 3的时钟端口 CK连接到所有的逻辑块 全局输入端口；其他的局部互连采用部分互连模式。
其中该逻辑单元4 3的5个数据输入端口4 6、 3个控制输入端口 4 7 、1个时钟输入端口 CK到逻辑 块端口 4 2中的输入端口的连通度分别是0 . 5 、0 . 5、0.5、0.25、0.25、0.25、 0.25、 0.25、 0.25。
其中逻辑单元4 3的3个输出端口 4 8到逻辑块 输出端口的连通度均为0 . 5 。
其中逻辑单元4 3的3个输出端口 4 8到逻辑单 元数据输入端口4 6的连通度分别是0.2 5、 0.5、 0.5。
逻辑块内部的连接单元采用二级多路复用器5
0 0
其中所述的二级多路复用器5 0使用NMOS传输管 5 l作为开关单元，在SMIC 0.13 CMOS工艺条件 下，NMOS传输管5 1的栅宽是0 . 1 3微米。
在下文中，通过参照附图以及表格，本发明的实 例将被详细地描述。但是，本发明可以以许多不同的 形式加以实施，并不应限定于这里给出的实例，该实 例的提供是为了使本公开是彻底的和完整的，并且向 熟悉本领域的人员全面地传达本发明的思想。照、图l，逻辑块四周分散有4 2个^山 顺□42，
中包括2个全局输入端口、2 4个输入上山 顺□和16
个输出一山 顺口。其中输入输出端口均匀分布在矩形逻辑
块四周均匀分布的设计能够均衡逻辑块对四周布线
通道的需求，避免布线通道的局部拥塞。
参照、图2，逻辑块中采用的逻辑单元43由两个
二输入查找表4 4和 一 个触发器4 5组成两个查找
表44既可以独立工作，也可以合并成为一个四输入
査找表逻辑单元4 3包括数据输入端口 AO、A1 、A
2、A 3i 、B、控审U输入端口 CE、 SR、 REV、时钟输入丄山 顺
CK、输出端口 XB、 XF、 XQ。
逻辑块内部的局部互连分成四个部分
1)，逻辑块全局输入端口与逻辑单元43时钟
端□CK之间的连接；
C2)，逻辑块输入端口与逻辑单元43输入A山 顿□
49之间的连接；
3)，逻辑块输出端口与逻辑单元43输出上山 顺□
48之间的连接；
c4)，逻辑单元输出端口与逻辑单元43数据输
、 丄山 入顺□46之间的反馈连接；
局部互连(1 )采用完全连接模式，即每个逻辑
单元43的时钟端口 CK连接到所有的逻辑块全局输入丄山 顺□。、'-刖述的局部互连(2)(3)(4)采用部分互
连模式局部互连结构中端口间的连接密度被称为连
通度。兀全连接模式中，每个端口到其他端口的连通
度均为100 % 。逻辑单元4 3输入端口 A 0 、A 1 、 A
2、A 3、B、CK、 CE、 SR、 REV到逻辑块输入端口的连
通度分别是0.5、 0.5、 0.5、 0.25、 0.25、
0.25、0.25、0.25、0.25。 逻辑单元4
3输出丄山 顺□XB、 XF、 XQ到逻辑块输出端口的连通度均
为0 . 5逻辑单元4 3输出端口 XB、 XF、 XQ到逻辑
单元43数据输入端口 4 6的连通度分别是0 .2 5 、
0.5 、0 .5 。
参照、图3，逻辑块包括8个逻辑单元4 3，逻辑
单元43输入端口 4 9到逻辑块输入端口的部分局部
互连是均匀分布的，逻辑单元4 3的输入输出端口均
匀地连接到逻辑块四周的端口，其他类型的部分互连
同样采用均匀分布的方式。均匀分布的设计保证了逻
辑单元43的输入输出信号能够从逻辑块的四周进
出，增加了布线的自由度。同时均匀分布的设计减少
了基于贪婪策略的逻辑单元包装算法对某些逻辑块端
□的偏袒，增加了逻辑块端口 4 2的有效使用率。
逻辑块输入输出端口的数目根据以下分析得出。由于进位链的存在，逻辑块的输入输出端口有最小数目的限制。长度为8个逻辑单元4 3的进位链最多使 用到2 0个逻辑块输入端口和1 6个逻辑块输出端 口 。因此逻辑块输入输出端口的最小数目分别是2 0 和1 6 。为了保证输入输出端口能够均匀地分布在逻 辑块四周(参照图1 )，逻辑块输入输出端口的数目应 该设定为4的倍数。参照图7 ，当逻辑块输入端口数 目为2 4的时候，FPGA的面积最小，因此逻辑块输入 端口的数目确定为2 4。其中FPGA的面积是根据ITC '9 9的3 0个基准电路经过布线之后得出的平均面 积(按照最小要求的沟道宽度计算)，参考的是SMIC 0 . 1 3 CMOS工艺，逻辑单元所有端口的连通度均设定为 0 . 5 。采用同样的分析可以确定逻辑块的最佳输出端 口数目是1 6 ，即最小输出端口数，这是由于逻辑块 的输出端口并不存在共享特性，最少的输出端口能够 获得最小的FPGA面积。逻辑块全局输入端口的数目设 定为2， 一个逻辑块中最多只允许使用两个不同的全 局时钟，实验表明这种安排是合瑪的，因为同 一 个逻 辑块中的逻辑单元采用不同时钟的概率是很小的。参照表l，逻辑单元4 3各个端口的使用率有很 大的差别。表1是根据ITC ' 9 9的3 0个基准电路经 过逻辑映射之后得出的统计结果，其中不包括全局信 号所占用的连接。根据统计结果发现，逻辑单元4 3数据输入丄山 i~i 顺口4 6使用率远远超过控制和时钟端口 。逻辑单元4 3数据输入端口4 6中A0、A1、A2的使用率最咼，而A3、 B的使用率相对较小。逻辑单元43控制一山 顿□ 47和时钟端口 CK中CE使用率最高，而他一山 顺□使用率都很低。因此在分析各个输入端口连通度的时候，应该适当降低使用率低的端口的连通度。逻辑单元4 3的输出端口 4 8中XB相对XF、 XQ的使用率很低，按照前面的方法，应该降低XB的连通度。但是实验表明基于贪婪策略的包装算法在各个输出端□连通度相同的情况下能够获得最好的结果，因此在选择各个输出端口连通度的时候，应该使它们的值保持致对于逻辑块中逻辑单元4 3之间的反馈互连，从表1可以看出，不存在XB到B的连接，应该取消反馈互连中XB至;U B的连接。取消所有连接到控制端口 47和时钟端口CK的反馈，因为这种反馈在实际电路中极少出现。同一逻辑单元4 3中连接到XB和XF的反馈属于组合循环 (combinational cycle), 在反馈互连中也被取消表1 逻辑单元各端口使用率统计表
-逻辑单元4 3各个端口的连通度根据实验分析得
出分析方法与逻辑块输入端口数目的分析方法相
似。采用ITC'9 9基准电路，分析连通度对心片面积
以及关键路径延迟的影响，从中选取最佳值c
参昭 八"图4，在图3的基础上对逻辑单元4 3控制
一山 乂而P47和时钟端口 CK的互连结构进行了调充分
利用了控制及时钟信号的共享特性，减少了逻辑块输
入J;山 顺□的数目。为逻辑单元4 3每种类型的控制一山 顺□
47和时钟端口 CK分配了一个专用的逻辑块输入丄山 顺
，分别是逻辑端口 0 — 〉CE、逻辑端口 1 一 〉SR、
逻辑一山 顿□2 —〉REV、逻辑端口 3—〉CK。保留专用一山 顿□
与逻辑单元43数据输入端口 4 6的连接，取消专用
一山 顺与非所属类型控制端口 4 7和时钟端口CK的连
接，并且增加额外连接以保证该端口连接到所有所
属类型的控制端口 4 7或时钟端口 CK。例如，为逻辑
单元43控制端口 CE分配了 一个专用的逻辑块输入一山 顺
□0，逻辑块输入端口0与逻辑单元4 3数据输入丄山 顺
□46之间的互连结构保持不变，取消逻辑块输入上山 顺
□0与所有逻辑单元4 3的SR、 REV、 CK端口的连接，增加额外连接保证逻辑块输入端口 0连接到所有逻辑单元43的CE端口 。
17参照图5 ，逻辑单元4 3之间的CO禾B CI端口通 过专用进位链互相连接。每个逻辑单元4 3的C0端口 与相邻上侧的逻辑单元4 3的CI端口直接相连。芯片 顶端逻辑单元4 3的CO端口与相邻右侧底端逻辑单元 4 3的CI端口直接相连。专用的进位链连接允许相邻 逻辑单元4 3串联在 一 起，加快了逻辑块之间的连接， 并且节省了逻辑块内部的局部互连资源。
参照图6 ，逻辑块内部局部互连结构中使用二级 多路复用器5 0作为其连接单元。使用NMOS传输管5 1作为开关单元，在SMIC 0.1 3CMOS工艺条件下， NMOS传输管5 1的栅宽是0 . 1 3微米。使用SPICE对
不同级数多路复用器5 0的时序延迟进行分析，同时
考虑器件面积，结果表明二级多路复用器50員有最
佳综合性能。
虽然参照示范性的实施例详细地描述了本发明，
但是那些熟悉本领域的技术人员将了解，在不脱离所
附的权利要求的情况下，在形式和细节上可以就此做
出各种变化。
权利要求
1.一种基于部分局部互连结构的FPGA逻辑块，其特征在于，包括8个逻辑单元，该逻辑单元之间采用专用的进位链连接；该逻辑单元包括12个端口，该12个端口包括5个数据输入端口、3个控制输入端口、1个时钟输入端口、3个输出端口；42个端口，该42个端口包括2个全局输入端口、24个输入端口和16个输出端口；该逻辑块内部采用部分局部互连结构；该逻辑块内部局部互连是均匀分布的，逻辑块输入输出端口均匀分布在矩形逻辑块四周，逻辑单元的输入输出端口均匀地连接到逻辑块四周的端口；逻辑块内部的连接单元采用二级多路复用器。
2 .如权利要求1所述的基于部分局部互连结构的FPGA逻辑块，其特征在于，其中该逻辑块内部的局部互连是逻辑块全局输入端口与逻辑单元时钟输入i山 顺P连逻辑块输入端口与逻辑单元输入端口连接； 逻辑块输出端口与逻辑单元输出端口连接；逻辑单元输出端口与逻辑单元数据输入端口反馈连接；所述的逻辑块全局输入端口与逻辑单元时钟输入士山 顺口连接的局部互连是采用完全连接模式，即每个逻辑单元的时钟端口连接到所有的逻辑块全局输入端;其他的局部互连采用部分互连模式。
3 .如权利要求1所述的基于部分局部互连结构的FPGA逻辑块，其特征在于，其中该逻辑单元的5个数据输入端口 、3个控制输入端口 、1个时钟输入i山 顺□到逻辑块端口中的输入端口的连通度分别是o .5、0.5、0.5、0.25、0.25、0.25、 0.25、0.25、 0.25。
4 .如权利要求1所述的基于部分局部互连结构的FPGA逻辑块，其特征在于，其中逻辑单元的3个输出端口到逻辑块输出端口的连通度均为0 . 5 。
5 .如权利要求1所述的基于部分局部互连结构的FPGA逻辑块，其特征在于，其中逻辑单元的3个输出端口到逻辑单元数据输入端口的连通度分别是o .2 5、0.5、 0.5。
6 .如权利要求1所述的基于部分局部互连结构的FPGA逻辑块，其特征在于，其中所述的二级多路复用器使用NM0S传输管作为幵关单元，在SMIC 0.13 CMOS工艺条件下，NMOS传输管的栅宽是0 . 1 3微米。
全文摘要
一种基于部分局部互连结构的FPGA逻辑块，其特征在于，包括8个逻辑单元，该逻辑单元之间采用专用的进位链连接；该逻辑单元包括12个端口，该12个端口包括5个数据输入端口、3个控制输入端口、1个时钟输入端口、3个输出端口；42个端口，该42个端口包括2个全局输入端口、24个输入端口和16个输出端口；该逻辑块内部采用部分局部互连结构；该逻辑块内部局部互连是均匀分布的，逻辑块输入输出端口均匀分布在矩形逻辑块四周，逻辑单元的输入输出端口均匀地连接到逻辑块四周的端口；逻辑块内部的连接单元采用二级多路复用器。
文档编号H03K19/00GK101295979SQ20071009870
公开日2008年10月29日 申请日期2007年4月25日 优先权日2007年4月25日
发明者倪明浩, 周华兵, 郑厚植, 陈陵都 申请人:中国科学院半导体研究所