专利名称：用于掩埋局部互连的增强结构及方法
技术领域：
本发明涉及半导体前端线(front end of line，FEOL)处理，且更具体地涉及以晶体管级形成的掩埋局部互连。
背景技术：
在微电子工业中，特别对于存储单元和支撑电路具有密集、高速及还使微电路小型化的持续需要。为了实现最大密度、速度和希望的尺寸要求，执行不同的解决办法。
在半导体工艺中，为了有助于满足高速集成电路的需要，更广泛地使用从前的专业化技术如绝缘体上硅(Silicon-on-Insulator，SOI)。在SOI技术中，相对薄的半导体材料层，通常是硅(Si)，一般重叠称为掩埋氧化物(buriedoxide，BOX)的绝缘材料层。这种相对薄的半导体材料层通常是其中在SOI器件中形成了有源器件的区域。
集成电路制造成具有大量的电子半导体器件，如电阻器、晶体管、二极管和电容器，它们以组合的工艺一起制造于半导体衬底上。衬底指包括半导体器件的有源或可操作部分的一个或多个半导体层或结构。制造集成电路的一个重要方面是通过互连结构来电气互连其中的有源器件。
互连结构一般包括在处于电接触的半导体器件之间形成的导电材料区。互连作为用于在半导体器件之间传递电流的导管。互连结构的具体类型为所属领域的技术人员所公知，且可以包括M0、M1布线级局部互连、掩埋接触、通孔、柱、表面带以及掩埋带，仅举几个例子。二极管有时也可以用作半导体器件之间的互连。可以通过连接不同载流子类型的有源区在半导体衬底中形成二极管。
经常使用的一种互连结构是掩埋接触。掩埋接触可以是在互连结构和有源区之间制成直接接触的多晶硅区，消除金属连接的需要。在形成掩埋接触中，在互连结构将被电连接的有源区上的薄栅氧化物中打开窗口。此后，淀积多晶硅与开口中的有源区直接接触，但是通过半导体衬底的其他部分中的栅氧化物和场氧化物与有源区底下的硅隔离。通过将预置于多晶硅中的掺杂剂扩散到有源区中，在多晶硅和有源区之间的界面处形成欧姆接触。掺杂剂扩散到有源区中，有效地，结合多晶硅与有源区。然后淀积绝缘膜层，以覆盖掩埋接触。掩埋接触被如此称呼，因为金属层可以跨越形成掩埋接触的有源区，而不会电连接到掩埋接触。
在某些情况下，为了允许增加包括的电路密度，多个金属互连层在彼此顶部层叠。一般，每个连续的金属层具有减小的元件密度。密度中的这种分级是由于每个附加互连层积累的掩模重叠错误。例如，如果有源区(active area，AA)和第二金属层(M2)之间需要接触，那么不得不在AA和第一金属层(M1)之间产生通孔，然后产生第二通孔以互连M1至M2。AA至M2的总重叠公差是AA至M1和M1至M2接触公差的总和。因此，通过增加互连层来增加电路密度的能力受到限制。
在许多情况中，在满足尺寸、速度和密度要求的同时提供足够的制造公差可能是一个挑战任务。需要一种新的结构，在保持可加工级别的制造公差的同时，允许增加电路密度。
发明内容
根据本发明的一个方面，提供一种结构和方法，用于在衬底的单晶半导体层中形成集成电路的掩埋互连。掩埋互连由淀积的导体形成，且具有接触在单晶半导体层中形成的电子器件的单晶体区的一个或多个垂直侧壁。
根据本发明的另一方面，提供一种形成掩埋互连的方法，该方法包括在衬底中形成沟槽隔离区；在邻接隔离区的衬底的单晶区中形成沟槽，其中沟槽具有与单晶区隔离的底部，以及邻接沟槽隔离区的侧壁；然后在沟槽中淀积导体，该导体在沟槽的至少一个侧壁上接触单晶区；以及从上方形成至淀积导体的接触。
图1、9和10图示了根据本发明的选择性实施例的掩埋互连结构；图2至8图示了根据本发明的实施例制造掩埋互连结构的阶段。
具体实施例方式
图1图示了根据本发明的绝缘体上硅(SOI)实施例的掩埋互连结构。如图1所示，在具有在支撑衬底16上的掩埋氧化层(BOX 14)的SOI衬底的单晶半导体层(SOI层12)中形成掩埋互连10。掩埋互连10具有通常垂直定向的(以下称为“垂直”)侧壁18，侧壁18接触电子器件20的单晶区12，例如电子器件20可以是形成在SOI层12中的晶体管、二极管、电容器或电阻器。
当电子器件20是绝缘栅场效应晶体管(IGFET)时，掩埋互连10的垂直侧壁18可以直接接触形成在SOI层12中的电子器件20的体区或扩散区(例如，源/漏扩散区)。当电子器件20是二极管或耗尽电容器时，掩埋互连10的垂直侧壁18可以接触这种器件的扩散区。
掩埋互连10通常在大致平行于衬底16的方向上延伸(在图1中的页面向内和向外的方向延伸)。以此方式，掩埋互连10通过衬底的邻近其他单晶区12，它可以通过未被隔离的垂直侧壁18或其他侧壁接触其他电子器件的一个或多个单晶区12。隔离区28(例如，沟槽隔离)(其在页面向内和向外的方向上延伸掩埋互连10的至少部分长度)沿侧壁30将掩埋互连10与除期望接触之外的其他电子器件隔离。在期望与其他电子器件接触的位置，可以沿不存在隔离区28的侧壁30部分进行接触。
掩埋互连10由淀积的导体如多晶硅、金属硅化物(例如，WSix，CoSix、TiSix，淀积多晶硅之后接着后续金属淀积和自对准硅化反应)、乃至可以是淀积金属，其优选是钨(W)或其他难熔金属或钛(Ti)，铌(Nb)，锆(Zr)，钽(Ta)，钼(Mo)，或其层所构成。掩埋互连可以用衬里32内衬，衬里32包括淀积的导体金属的氮化物或类似金属的氮化物，例如氮化钨或氮化钛或氮化钽硅(TaSiN)。或者，特别当淀积的导体是多晶硅时，可以使用氮化硅的非常薄的层(如7埃以下)，如下面更完全地描述。
掩埋互连10优选地导电耦接到形成于衬底上的导电线22，导电线22是多晶硅导体，例如，其可以形成MOS器件24(其是“MOS”，即，绝缘栅、场效应晶体管或MOS电容器)的栅导体或“多晶导体(polyconductor)”，栅导体在形成于SOI层12上的栅介质26上面。图1中示出了多晶导体22作为栅导体连接MOS器件(例如MOSFET 24)到其它电子器件(例如其它MOSFET)的源/漏区20。如同在大量的锁存器、触发器、驱动器乃至静态随机存取存储器(SRAM)中，MOSFET可以以一种方式连接其中使用了交叉耦接CMOSFET对。
选择性方案，多晶导体22可以被构图，以仅仅在STI 28和氧化物46上延伸，仅仅作为到掩埋互连10的界面。作为另一种选择性方案，多晶导体22可以在MOSFET器件20的栅介质上延伸，掩埋互连10通过侧壁18导电接触MOSFET器件20的体区。在此情况下，MOSFET 20的体区将被束缚在与栅导体22相同的电压。这种栅极和体区互连允许MOSFET 20被操作为可变阈值电压器件，其中阈值电压随栅导体电压增加而减小。
图1A是根据本发明形成的、具有掩埋互连的示例性半导体器件层布局的自顶向下的示图。在这种布局中，区域110和210表示掩埋互连，以及区域120和220表示衬底的有源区。在示出的例子中，优选在有源区120中形成N沟道IGFET(NFET)，优选在有源区220中形成P沟道(PFET)。在部分有源区120和220上所示相交的多晶导体122、222和322作为其中的NFET和PFET的栅导体。第一掩埋互连110具有接触到单晶区(有源区120)中NFET的源/漏区的一个或多个侧壁118、119。掩埋互连110也具有接触到单晶区(有源区220)中另一器件PFET的源/漏区的侧壁218、219。因此，应当理解，单掩埋互连具有接触多个电子器件(例如，NFET和PFET)的一个或多个单晶区的一个或多个侧壁。在多晶导体222和掩埋互连110之间形成掩埋接触148，以建立与多晶导体222的导电互连。
类似地，第二掩埋互连210具有接触单晶区(有源区120)中的电子器件NFET的源/漏区的一个或多个侧壁318、319。掩埋互连210也具有接触到单晶区(有源区220)中的另一器件PFET的/漏区的侧壁418、419。在多晶导体122和掩埋互连210之间形成掩埋接触248，以建立与多晶导体122的导电互连。
图2至7图示了在SOI工艺实施例中制造图1所示掩埋互连10的阶段。如图2所示，在具有在支撑衬底16上面的掩埋氧化层(BOX 14)的衬底的SOI层12中形成浅沟槽隔离区(STI 28)。STI28延伸到BOX层14，以便在其各个侧边上隔离在SOI层12中形成的电子器件。衬垫氮化物34覆盖除了STI 28之外的位置中的SOI层12。
接下来，如图3所示，淀积并构图光刻胶，以形成掩模36，优选使用方向性的、反应离子刻蚀(RIE)刻蚀开口35，其在至少一侧上邻接STI 28并在至少一个其他侧上邻接SOI层12。该刻蚀可以被计时，或优选当达到支撑衬底16时停止。然后除去掩模36。此时可钝化SOI层12的露出侧壁13，以除去单晶SOI层的表面损伤，如通过计时侧壁氧化和随后的氧化物去除。
然后，如图4所示，淀积氧化物，优选通过高密度等离子淀积，以在沟槽的底部形成隔离层38和在表面上形成氧化物40。此时除去粘附到开口35侧壁13的氧化物(例如，通过各向同性刻蚀)，包括源于上述的可选钝化工艺的任意氧化物。然后，如图5所示，优选在通过淀积衬里32首先内衬开口之后，淀积导体44以填充开口35。可以淀积各种材料作为导体44，该材料是多晶硅，包括钨(W)、铌(Nb)、锆(Zr)、钽(Ta)、钼(Mo)的金属，以及这种金属的硅化物和氮化物，或其层。当通过淀积难熔金属如钨形成导体44时，优选通过淀积促进粘附的材料如氮化钨或氮化钛形成衬里32。
当淀积多晶硅以形成导体44时，优选在淀积时高度掺杂，但是另一种方案，可以在淀积之后原地掺杂。当由多晶硅形成导体44时，为了粘附性可以不需要衬里32。但是，为了其他原因，仍优选利用导电材料或甚至氮化硅的非常薄层的阻挡层来内衬开口35。氮化硅的非常薄层例如7或更小公知是导电的，因为通过非常薄层的量子隧穿。这种阻挡层将用于阻碍掺杂剂从多晶硅扩散到相邻的SOI区12中，和/或禁止在导体44和SOI区12之间的界面处的多晶硅再结晶。应该避免再结晶，因为它可以潜在地引起SOI区12中的晶体缺陷，最终恶化其中形成的电子器件的性能。
在淀积导体44之后，通过工艺如对氮化物有选择性的化学机械抛光(CMP)来平整衬底至衬垫氮化物34的水平面，以从衬底的顶表面清除淀积的导体和淀积的氧化物，产生如图5所示的结构。然后优选通过方向性刻蚀如对氧化物和氮化物有选择性的反应离子刻蚀，使导体44和衬里32凹陷，产生如图6所示的结构。
然后，如图7所示，在导体44上方形成顶部氧化层46。这优选通过执行以下步骤来实现通过高密度等离子工艺淀积氧化物，然后平整氧化物46至衬垫氮化物34的平面(如通过对氮化物有选择性的CMP)，然后从SOI区12清除剩余的衬垫氮化物34。
接下来，再次参考图1所示的完整结构，执行进一步处理，以由多晶导体22形成掩埋接触48。多晶导体22可以是(但不是必须的)位于SOI区12中的一个或多个电子器件的栅导体。优选在执行任意必要的离子注入到器件24、对器件20选择性地离子注入、以及通过氧化或淀积形成栅介质26之后执行该工序。然后淀积并构图光刻胶，以在淀积的顶部氧化物46中限定用于刻蚀接触开口的窗口。此后，剥离光刻胶，以及淀积并构图高度掺杂的多晶硅，以形成所示的多晶导体22和掩埋接触48。
图8和9图示了用于完成掩埋互连10的选择性工序的阶段。图9图示了由选择性工序产生的完整结构，其中制造从与多晶导体22接触的第二导体52到掩埋互连10的掩埋接触50。图9所示结构不同于图1所示结构的地方还在于，掩埋互连10具有接触在SOI层12中形成的电子器件20A的体区的侧壁18，由于被接触的SOI层12位于栅介质26下面并且多晶导体22在那里作为栅导体。注意到通过掩埋互连10接触电子器件20A的体区仅仅是一个可能的实施例，在集中于使用第二导体52与多晶导体22接触的该选择性工序中决不是必要的。第二导体52可以由任意适合的材料形成，如高度掺杂的多晶硅、金属硅化物或金属本身。
在这种选择性工序中，使用上述参考图2至7的相同方式以及通过栅介质的形成来继续进行处理。然后，淀积多晶导体层22，如图8所示。它与参考图1的如上所述的不同之处在于，在刻蚀穿过氧化层46的开口以形成掩埋接触48之前，在栅介质26上淀积多晶导体层22。为了避免栅介质26和用来构图接触开口的光刻胶之间的可能相互作用，这种处理顺序可以是合乎需要的。
再次参考图9，然后涂敷并构图光刻胶，以限定将被刻蚀以形成接触开口的多晶导体层22中的位置。然后在多晶导体层22上淀积第二导体层52，包括进入接触开口，以形成掩埋接触50。然后可以涂敷并构图光刻胶，以及在一个组合刻蚀中一道刻蚀第二导体层52和多晶导体层22，如通过方向性反应离子刻蚀，以限定第二导体52和多晶导体22。
图10图示了根据本发明的另一实施例形成的完整掩埋互连结构10，在此情况下形成于与SOI衬底相对的体型半导体衬底中。除现在将要描述的之外，利用和参考图1-7或图2-9的实施例如上所述一样的方法继续进行处理。参考图4，由于在体型衬底实施例中不存在掩埋氧化层，氧化物38可能需要被淀积到开口35的较高平面，使得掩埋互连10接触电子器件的器件层20B，如源/漏扩散，而不是体型衬底17，以便避免不希望的漏电流从源/漏扩散区20B到体型衬底17。
尽管参考其特定优选实施例描述了本发明，但是所属领域的技术人员将会理解，在不脱离仅仅由所附权利要求限制的本发明的真实范围和精神的条件下可以进行许多改变和改进。
工业实用性本发明可应用于集成电子电路及其制造。
权利要求
1.一种集成电路，包括在衬底的单晶半导体层中形成的掩埋互连，所述掩埋互连由淀积导体形成且具有接触形成于所述单晶半导体层中的电子器件的单晶区的一个或多个垂直侧壁。
2.根据权利要求1的集成电路器件，其中经由所述一个或多个垂直侧壁通过所述掩埋互连，多个电子器件在其单晶区处被接触。
3.根据权利要求1的集成电路器件，其中所述掩埋互连具有与除接触所述单晶区的所述垂直侧壁之外的面上的隔离区相接触的至少一个侧壁。
4.根据权利要求1的集成电路器件，其中由所述掩埋互连接触的所述单晶区包括至少一个所述电子器件的至少一个扩散区。
5.根据权利要求4的集成电路器件，其中在所述扩散区中形成所述电子器件的源/漏区。
6.根据权利要求1的集成电路器件，其中由所述掩埋互连接触的所述单晶区包括至少一个所述电子器件的体区。
7.根据权利要求1的集成电路器件，其中形成在所述衬底上的至少一个导电线被导电耦接到所述掩埋互连。
8.根据权利要求7的集成电路，其中所述至少一个导电线被导电地耦接到所述掩埋互连。
9.根据权利要求8的集成电路，其中所述导电线接触所述掩埋互连的顶表面。
10.根据权利要求1的集成电路，其中所述掩埋互连具有邻接一沟槽隔离的侧壁。
11.根据权利要求1的集成电路，其中所述淀积导体包括掺杂多晶硅。
12.根据权利要求1的集成电路，其中所述淀积导体包括金属。
13.根据权利要求1的集成电路，其中所述淀积导体包括金属硅化物。
14.根据权利要求11、12或13的任意一项的集成电路，还包括在所述淀积导体之前在所述沟槽中形成衬里。
15.根据权利要求1的集成电路，其中所述单晶区通过一掩埋氧化层与所述衬底隔离。
16.一种形成根据权利要求1至15的任意一项的集成电路的掩埋互连的方法，包括在衬底中形成沟槽隔离区；在邻接所述隔离区的所述衬底的单晶区中形成沟槽，所述沟槽具有与所述单晶区隔离的底部和邻接所述沟槽隔离区的侧壁；在所述沟槽中淀积导体，在所述沟槽的至少一个侧壁上所述导体接触所述单晶区；以及从上方形成到所述淀积导体的接触。
17.根据权利要求16的方法，其中通过在淀积到所述淀积导体上的隔离层中刻蚀的开口来制造到所述淀积导体的所述接触。
18.根据权利要求16的方法，还包括在所述衬底上淀积第一导电线，其中到所述淀积导体的所述接触将所述导电线导电耦接到所述淀积导体。
19.根据权利要求18的方法，还包括淀积与所述第一导电线接触的第二导电线，其中到所述淀积导体的所述接触将所述第一导电线和所述第二导电线导电耦接到所述淀积导体。
20.根据权利要求16的方法，其中所述沟槽的所述底部被淀积氧化物隔离。
21.根据权利要求16的方法，还包括在淀积所述导体之前在所述沟槽中淀积衬里。
全文摘要
本发明公开了一种用于在衬底的单晶半导体层(12)中形成集成电路的掩埋互连(10)的结构和方法。所述掩埋互连由淀积导体形成，且具有接触形成于所述单晶半导体层中的电子器件(20)的单晶区的一个或多个垂直侧壁(18)。
文档编号H01L27/085GK1628387SQ02828989
公开日2005年6月15日 申请日期2002年6月14日 优先权日2002年6月14日
发明者拉马钱德拉·迪瓦卡鲁尼, 奥利格·格卢申科夫, 杰克·A·曼德尔曼, 卡尔·J·拉登斯, 罗伯特·C·旺 申请人:国际商业机器公司