专利名称：峰值采样保持电路，峰值采样保持方法及应用的制作方法
技术领域：
本发明涉及峰值采样保持技术，尤其涉及在计算机电源系统中的峰值采样保持电路及其 应用。
背景技术：
在电源系统中，输入电压的大小是决定系统能否正常工作的重要因素，因此需要通过采 样保持对线电压进行采样。图l为现有的采样保持电路的电路图。该采样保持电路包括输入
缓冲模块23、采样模块24、保持模块25、输出缓冲模块26。
所述输入缓冲模块23包括由运算放大器12组成的跟随器，跟随器的正输入端接输入信号 线ll，跟随器的负端和输出相连。
所述采样模块24包括采样开关13、采样电容15和采样开关的控制线21，采样开关21的一 端接输入缓冲模块23的跟随器的输出，釆样开关的另一端接采样电容的一端，采样电容的另 一端接地；当控制线21为高电平时采样开关导通，控制线21为低电平时采样开关不导通。
所述保持模块25包括保持开关16、保持电容18和保持开关的控制线22，保持开关16的一 端接采样电容，保持开关16的另一端接保持电容，保持电容的另一端接地；当控制线22为高 电平时保持开关导通，控制线22为低电平时保持开关不导通。
所述输出缓冲模块26是由运算放大器19组成的跟随器，跟随器的正输入端接保持电容18， 跟随器的负端作为输出端20。
图2是现有的采样保持电路在交流输入下的各点波形图。
现有采样保持电路原理为当控制线21为高电平和控制线22为低电平时，采样开关13导 通，保持开关16不导通，此时对采样电容15进行充电，信号线14的电压上升到输入信号11的 电压值为止；釆样完成后进入保持阶段，此时控制线21为低电平和控制信号22为高电平，采 样开关13不导通、保持开关16导通，采样电容15上的电荷流到保持电容18，相当于采样电容 15对保持电容18充电；最后由跟随器输出，得到采样保持电压。
现有采样保持电路的不足之处在于当保持开关16导通、采样开关13不导通时，采样电容 上面的电荷会流到保持电容18上，对保持电容进行充电，直到采样电容15上的电压和保持电 容上的电压相等才结束对保持电容的充电，这样最后得到的结果是保持电容上的电压是采样 电容15和保持电容18平衡时的电压，而不是输入线ll的电压，输出电压不能很好的再现输入信号的电压。
发明内容
本发明旨在解决现有技术的不足，提供一种可以较好地再现输入信号的峰值采样保持电路。
本发明还提供了一种峰值采样保持的方法。 同时本发明还提供了一种峰值采样保持电路的应用系统。
峰值采样保持电路，包括峰值采样模块、峰值采样缓冲输出模块、峰值保持模块、峰值 输出缓冲模块和清零模块
所述峰值采样模块采样输入信号的各个时间点的峰值电压；
所述峰值采样缓冲输出模块对所述峰值电压进行跟随，并增强所述峰值电压的负载驱动 能力；
所述峰值保持模块对峰值采样缓冲输出模块输出的电压进行保持； 所述峰值输出缓冲模块增强所述峰值保持模块的输出负载驱动能力；
所述清零模块在峰值保持模块输出电压后，将峰值采样模块输出的上一周期峰值电压及 时进行清零，以便下一周期进行峰值采样。
所述峰值采样模块包括输入缓冲器、比较器、采样开关、采样电容、逻辑门
所述比较器比较输入信号的电压与峰值采样缓冲输出模块输出的电压，比较器的输出同 采样控制线的控制信号输入逻辑门，当峰值采样模块输入信号的电压大于采样缓冲输出模块 输出的电压时，且采样控制线为有效控制电平的控制下，使得采样开关导通，采样电容进行 采样；当输入信号的电压小于采样缓冲输出模块输出的电压，或采样控制线为为无效控制电 平的控制下，采样开关关断，釆样电容不进行采样，保持原状态；
所述输入缓冲器为第一运算放大器，第一运算放大器的正端接输入信号，第一运算放大 器的负端连接第一运算放大器的输出，第一运算放大器的输出端连接采样开关；
所述采样电容的一端接采样开关的输出，另一端接地。
所述采样开关由一个PMOS管、 一个刚0S管、 一个反相器组成，所述PMOS管的漏极连接NMOS 管的源极并作为采样开关管的一端，所述PMOS管的源极连接NMOS管的漏极并作为采样开关的 另一端，所述PMOS管的栅极和NMOS的栅极通过反向器连接，PMOS管或NMOS管的栅极连接所述 的逻辑门。
所述采样开关的另外一种实现方式是由一个MOS管组成，所述MOS管的源极和漏极分别作
8为采样开关的两端，栅极连接所述的逻辑门。
所述峰值采样缓冲输出模块为第二运算放大器组成的跟随器，所述第二运算放大器的正 端连接峰值采样模块的输出，第二运算放大器的负端连接运算放大器的输出端，第二运算放 大器的输出连接峰值保持模块。
所述峰值保持模块包括保持开关、保持电容、峰值保持控制线，当峰值保持控制线为有 效控制电平，保持开关导通，保持电容进行充电，直到充电到峰值采样模块输出的峰值电压 为止，从而使得峰值采样模块输出的峰值电压转移到峰值保持模块的输出电压；当峰值保持 控制线为无效控制电平，保持开关不导通，此时保持电容维持原来的电压值；所述的保持电 容一端连接保持开关，另一端接地。
所述保持开关是由一个PMOS管、 一个NM0S管、 一个反相器组成，所述PMOS管的漏极连接 丽0S管的源极(或漏极)并作为保持开关管的一端，所述PMOS管的源极连接丽OS管的漏极(或 源极)并作为保持开关的另一端，所述PMOS管的栅极和NMOS的栅极通过反向器连接，PM0S管 或NM0S管的栅极连接保持控制线。
所述保持开关另外一种实现是由一个MOS管组成，所述MOS管的源极和漏极分别作为采样 开关的两端，栅极连接所述保持控制线。
所述的峰值输出缓冲模块为由第三运算放大器构成的跟随器组成，所述的第三运算放大 器的正端连接峰值保持模块的输出，第三运算放大器的负端连接第三运算放大器的输出端， 第三运算放大器的输出端为峰值釆样保持电路的输出。
所述清零模块是由一个刚OS管和清零控制线组成，所述^10S管的漏端接峰值采样模块的 输出，丽OS管的源端接地，清零控制线控制NMOS管的栅极，当清零控制线为有效控制电平时， 丽OS管对地导通，使得采样电容的上一周期峰值采样的电压进行放电；当清零控制线为无效 控制电平时，丽OS管不导通，采样电容上的电压维持上一周期的峰值采样的电压；
所述输入信号为直流信号或交流信号。
所述的峰值采样控制线、峰值保持控制线和清零控制线在每个周期内依次进行控制。 峰值采样保持的方法，包括如下步骤
(1) 采样输入信号的各个时间点的峰值电压；
(2) 对所述峰值电压进行跟随，增强峰值电压，输出跟随电压，同时该步骤输出的保持 电压反馈给步骤(1)进行采样比较；
(3) 对步骤(2)输出的跟随电压进行保持，同时该步骤输出保持电压；
(4) 对步骤(3)的输出的保持电压进行增强后作为峰值输出电压；(5) 对峰值采样电压进行清零，以便下一周期进行峰值采样；
(6) 重复步骤(1) 一 (5)。
所述步骤(1)实现的方法为通过比较器比较输入信号的电压值与步骤(2)反馈的保 持电压，所述比较器的输出同采样控制线的信号输入逻辑门，当输入信号的电压大于步骤(2) 输出的保持电压，且采样控制线为有效控制电平时，采样开关导通，采样电容对输入信号进 行采样；当输入信号的电压小于步骤(2)输出的保持电压，或采样控制线为无效控制电平时， 采样开关关断，采样电容不进行采样，保持原状态。
所述步骤(2)实现的方法为通过第二运算放大器实现对峰值电压的跟随。 所述步骤(3)实现的方法为当峰值保持控制线为有效控制电平时，保持开关导通，保 持电容进行充电，直到充电到步骤(1)输出的的峰值电压为止，从而使得峰值电压转移到保 持电压；当峰值保持控制线为无效控制电平，保持开关不导通，此时保持电容维持原来的电 压值。
所述步骤(4)实现的方法为通过第三运算放大器实现对保持电压的跟随。
所述步骤(5)实现的方法为清零控制线控制MOS管的栅极，当清零控制线为有效控制 电平时，M0S管对地导通，使得采样电容的上一周期峰值采样的电压进行放电；当清零控制线 为无效控制电平时，M0S管不导通，采样电容上的电压维持上一周期的峰值采样的电压。
峰值采样保持电路的应用系统，包括主变压器、两个整流的肖特基二极管3、两个分压电 阻、滤波电容、峰值采样保持电路。
所述变压器为计算机电源的主变压器，在变压器的副边产生出与匝数比成比例的电压；
所述两个肖特基二极管整流副边产生的电压，两个肖特基二极管分别接在副边两个抽头 的两端，肖特基二极管PN结正向为从主变压器副边到分压电阻；
所述两个电阻是分压作用，通过这两电阻的分压可以降低输入到峰值采样保持电路的电 压，便于芯片对这一电压进行处理；
所述电容是对通过整流分压后的电压进行滤波，电容的一端接地，另一端接分压出来的 节点上，得到电压进入峰值采样保持电路进行处理，当滤波电容容值很大时，峰值采样保持 电路的输入电压是直流电压；当滤波电容容值很小时，峰值采样保持电路的输入电压是交流 电压。
所述的峰值采样保持电路如前所述。
本发明的有益效果是通过峰值采样模块解决了何时进行实时采样，即当输入峰值采样 保持电路的电压大于采样缓冲输出的的电压时进行；通过峰值采样缓冲输出模块增加负载驱电压和峰值保持模块输出的电压进行隔离，以免 峰值采样模块输出的电压与峰值保持模块输出的电压有差异；通过峰值保持模块将每一周期 的峰值进行保持；通过清零模块清除上一周期的峰值采样出来的电压，实时清零可以准确得 到峰值电压；避免采样电容上的电荷积累；通过峰值输出缓冲模块增强负载驱动能力，同时 可以有效地将峰值保持模块输出的电压和最终输出的电压进行隔离。该电路应用到计算机系 统上能够有效地采样输入电压的峰值信号，通过峰值采样保持电路得到的峰值信号根据系统 的设置进行相应的动作。
图l为现有技术的采样保持电路的电路图。
图2为图1所示的采样保持电路的各点波形图。
图3为本发明的峰值采样保持电路结构图。
图4为本发明的峰值采样保持电路的第一种电路图。
图5为图4的直流电压输入的各点波形图。
图6为图4的交流电压输入的各点波形图。
图7为本发明的峰值采样保持电路的第二种电路图。
图8为本发明的峰值采样保持电路的第三种电路图。
图9为图8的直流电压输入的各点波形图。
图10为图8的交流电压输入的各点波形图。
图ll为本发明峰值采样保持电路的应用系统。
具体实施例方式
以下结合附图对本发明内容进一步说明。
峰值采样保持电路，如图4所示，包括峰值采样模块41、峰值采样缓冲输出模块43、峰值 保持模块44、峰值输出缓冲模块45和清零模块42，如图4、 7、 8所示 所述峰值釆样模块41采样输入信号37的各个时间点的峰值电压46;
所述峰值采样缓冲输出模块43对所述峰值电压46进行跟随，并增强所述峰值电压46的负 载驱动能力；
所述峰值保持模块44对峰值采样缓冲输出模块43输出的电压47进行保持 所述峰值输出缓冲模块45增强所述峰值保持模块44的输出负载驱动能力所述清零模块42在峰值保持模块44输出电压后，将峰值采样模块41输出的上一周期峰值 电压及时进行清零，以便下一周期进行峰值采样。
所述峰值采样模块41包括输入缓冲器51、比较器52、采样开关81、采样电容55、逻辑门
58:
所述比较器52比较输入信号37的电压与峰值采样缓冲输出模块43输出的电压47,比较器 的输出68同采样控制线57的信号输入逻辑门58，当峰值采样模块41的输入信号37的电压大于 采样缓冲输出模块43输出的电压47，且釆样控制线57为高电平，采样开关81导通，采样电容 55进行采样；当输入信号37的电压小于釆样缓冲输出模块43输出的电压47，或采样控制线57 为低电平，采样开关关断，采样电容55不进行采样，保持原状态，在本实施例中，所述逻辑 门58为与非门。
所述输入缓冲器51为第一运算放大器51，第一运算放大器51的正端接输入信号37,第一 运算放大器51的负端连接运算放大器51的输出，第一运算放大器51的输出端连接采样开关81。 所述采样电容55的一端接采样开关的输出，另一端接地。
如图4所示，所述采样开关81是由一个PM0S管72、 一个丽0S管71、 一个反相器73组成； 如图7所示的采样开关是图4的一种替换。
如图8所示的采样开关是图4的一种替换，所述采样开关81是由一个,0S管72组成；
所述峰值采样缓冲输出模块43为第二运算放大器61组成的跟随器，所述第二运算放大器 61的正端连接峰值采样模块的输出46，第二运算放大器61的负端连第二接运算放大器61的输 出端，第二运算放大器的输出47连接峰值保持模块44。
所述峰值保持模块44包括保持开关82、保持电容66、峰值保持控制线65，当峰值保持控 制线65为高电平，保持开关82导通，保持电容66进行充电，直到充电到峰值采样模块41输出 的峰值电压46为止，从而使得峰值采样模块41输出的峰值电压46转移到峰值保持模块44的输 出电压48;当峰值保持控制线65为低电平，保持开关82不导通，此时保持电容66维持原来的 电压值；所述的保持电容66—端连接保持开关，另一端接地。
如图4所示，所述保持开关82是由一个PM0S管74、 一个剛0S管75、 一个反相器76组成。
如图7所示的保持开关是图4的一种替换。
如图8所示的保持开关是图4的一种替换，所述的保持开关由一个丽OS管组成。 所述的峰值输出缓冲模块45由第三运算放大器67接成的跟随器组成，所述的第三运算放 大器67的正端连接峰值保持模块45的输出48,第三运算放大器67的负端连接第三运算放大器 67的输出端，第三运算放大器67的输出端为峰值采样保持电路的输出。所述清零模块42是由NM0S管60和清零控制线59组成，所述刚OS管60的漏端接峰值采样模 块41的输出46， NM0S管60的源端接地，清零控制线59控制雨0S管的栅极，当清零控制线59为 高电平时，NM0S管60对地导通，使得采样电容55上的上一周期峰值采样的电压进行放电；当 清零控制线59为低电平时，NMOS管60不导通，采样电容的电压维持上一周期的峰值采样的电 压；
所述输入信号37为直流信号或交流信号。 如图5所示，为图4的直流电压输入37的各点波形图。 如图6所示，为图4的交流电压输入37的各点波形图。 图9为图8的直流电压输入的各点波形图。 图10为图8的交流电压输入的各点波形图。
如图5, 6， 9， IO所示，峰值采样控制线57、峰值保持控制线65和清零控制线59在每个周 期内依次进行控制，这三个控制线都是当高电平时有效的，即当峰值采样控制线57为高电平 时进行采样，当峰值保持控制线65为高电平时进行峰值电压保持，当清零控制线59为高电平 时对峰值采样的电压进行清零处理。
如图11所示，峰值采样保持电路的应用系统，包括主变压器31、两个整流的肖特基二极 管32和33、两个分压电阻34和35、滤波电容36、峰值采样保持电路39。
所述变压器31为计算机电源的主变压器，在变压器的副边产生出与匝数比成比例的电压；
所述两个肖特基二极管32和33整流副边产生的电压，两个肖特基二极管分别接在副边两 个抽头的两端，肖特基二极管PN结正向为从主变压器副边到分压电阻；
所述电阻34和35是分压作用，通过这两电阻的分压可以降低输入到峰值采样保持电路39 的电压，便于芯片对这一电压进行处理；
所述电容36是对通过整流分压后的电压进行滤波，电容的一端接地，另一端接分压出来 的节点上，得到电压进入峰值釆样保持电路进行处理，当滤波电容容值很大时，峰值采样保 持电路39的输入电压是直流电压；当滤波电容值很小时，峰值采样保持电路39的输入电压是 交流电压；
所述的峰值采样保持电路如前所述。
本发明公开了一种峰值采样保持电路，峰值采样保持方法及应用，并且参照附图描述了 本发明的具体实施方式
和效果。应该理解到的是上述实施例只是对本发明的说明，而不是 对本发明的限制，任何不超出本发明实质精神范围内的发明创造，包括但不限于对峰值采样 电路和峰值保持电路的组成方式的修改、对电路的局部构造的变更(如利用本领域技术人员
13所能想到的技术方法替换本发明中的运算放大器和比较器部分内部结构的变换)、对元器件的
类型或型号的替换(如对清零模块的mros进行替换)等，以及采样开关和保持开关的组合进
行修改和其他非实质性的替换或修改，均落入本发明保护范围之内。
权利要求
1.峰值采样保持电路，其特征在于包括峰值采样模块、峰值采样缓冲输出模块、峰值保持模块、峰值输出缓冲模块和清零模块所述峰值采样模块采样输入信号的各个时间点的峰值电压；所述峰值采样缓冲输出模块对所述峰值电压进行跟随，增强所述峰值电压负载驱动能力所述峰值保持模块对峰值采样缓冲输出模块输出的电压进行保持；所述峰值输出缓冲模块增强所述峰值保持模块的输出负载驱动能力；所述清零模块在峰值保持模块输出电压后，将峰值采样模块输出的上一周期峰值电压及时进行清零，以便下一周期进行峰值采样。
2. 如权利要求l所述峰值采样保持电路，其特征在于所述峰值采样模块包括输入缓冲器、比 较器、采样开关、采样电容、逻辑门所述比较器比较输入信号的电压与峰值采样缓冲输出模块输出的电压，比较器的输出同 采样控制线的信号输入逻辑门，当峰值采样模块输入信号的电压值大于采样缓冲输出模块输 出的电压时，且采样控制线为有效控制电平的控制下，使得采样开关导通，采样电容进行采 样；当输入信号的电压小于采样缓冲输出模块输出的电压，或采样控制线为无效控制电平的 控制下，采样开关关断，采样电容不进行采样，保持原状态；所述输入缓冲器为第一运算放大器，第一运算放大器的正端接输入信号，第一运算放大 器的负端连接运算放大器的输出，第一运算放大器的输出端连接釆样开关；所述采样电容的一端接采样开关的输出，另一端接地。
3. 如权利要求2所述峰值采样保持电路，其特征在于所述采样开关由第一PMOS管、第一NM0S 管、第一反相器组成，所述第一PMOS管的漏极连接第一刚OS管的源极并作为采样开关管的 一端，所述第一PMOS管的源极连接第一刚OS管的漏极并作为采样开关的另一端，所述第一 PMOS管的栅极和第一NMOS的栅极通过第一反向器连接，第一PMOS管或第一画OS管的栅极连 接所述的逻辑门。
4. 如权利要求2所述峰值采样保持电路，其特征在于所述采样开关由第一PMOS管、第一隨0S 管、第一反相器组成，所述第一PMOS管的漏极连接第一隱OS管的漏极并作为采样开关管的 一端，所述第一PMOS管的源极连接第一醒OS管的源极并作为采样开关的另一端，所述第一 PMOS管的栅极和第一丽OS的栅极通过第一反向器连接，第一PMOS管或第一NMOS管的栅极连 接所述的逻辑门。
5. 如权利要求2所述峰值采样保持电路，其特征在于所述采样开关由第一MOS管组成，所述第 一MOS管的源极和漏极分别作为采样开关的两端，栅极连接所述逻辑门。
6. 如权利要求l所述峰值采样保持电路，其特征在于所述峰值釆样缓冲输出模块为第二运算 放大器组成的跟随器，所述第二运算放大器的正端连接峰值采样模块的输出，第二运算放 大器的负端连接第二运算放大器的输出端，第二运算放大器的输出连接峰值采样保持电 路。
7. 如权利要求l所述峰值采样保持电路，其特征在于所述峰值保持模块包括保持开关、保持 电容、峰值保持控制线，当峰值保持控制线为有效控制电平，保持开关导通，保持电容进 行充电，直到充电到峰值采样模块输出的峰值电压为止，从而使得峰值采样模块输出的峰 值电压转移到峰值保持模块的输出电压；当峰值保持控制线为无效控制电平，保持开关不 导通，此时保持电容维持原来的电压值；所述的保持电容一端连接保持开关的输出，另一 端接地。
8. 如权利要求7所述峰值采样保持电路，其特征在于所述保持开关是由第二PMOS管、第二固OS 管、 一个反相器组成，所述第二PMOS管的漏极连接NMOS管的源极并作为保持开关管的一端， 所述第二PMOS管的源极连接第二NMOS管的漏极并作为保持开关的另一端，所述第二PMOS 管的栅极和第二醒OS的栅极通过反向器连接，第二PMOS管或第二NMOS管的栅极连接所述保 持控制线。
9. 如权利要求7所述峰值采样保持电路，其特征在于所述保持开关由第二MOS管组成，所述第 二MOS管的源极和漏极分别作为采样开关的两端，栅极连接所述保持控制线。
10. 如权利要求I所述峰值采样保持电路，其特征在于所述峰值输出缓冲模块为由第三运算放 大器构成的跟随器组成，所述的第三运算放大器的正端连接峰值保持模块的输出，第三运 算放大器的负端连接第三运算放大器的输出端，第三运算放大器的输出端为峰值输出缓沖 模块电路的输出。
11. 如权利要求l所述峰值采样保持电路，其特征在于所述清零模块是由一个mK)S管和清零控 制线组成，所述醒OS管的漏端接峰值采样模块的输出，隨OS管的源端接地，清零控制线控 制函OS管的栅极，当清零控制线为有效控制电平时，剛OS管对地导通，使得采样电容的上 一周期峰值采样的电压进行放电；当清零控制线为无效控制电平时，画OS管不导通，采样 电容上的电压维持上一周期的峰值采样的电压。
12. 如权利要求l所述峰值采样保持电路，其特征在于输入信号为直流信号或交流信号。
13. 如权利要求2、 7、 ll所述的峰值采样控制线、峰值保持控制线和清零控制线在每个周期内 依次进行控制。
14. 峰值采样保持的方法，其特征在于包括如下步骤(1) 釆样输入信号的各个时间点的峰值电压；(2) 对所述峰值电压进行跟随，增强峰值电压，输出跟随电压，同时该步骤输出的保 持电压反馈给步骤(1)进行采样比较；(3) 对步骤(2)输出的跟随电压进行保持，同时该步骤输出保持电压；(4) 对步骤(3)的输出的保持电压进行增强后作为峰值输出电压；(5) 对峰值采样电压进行清零，以便下一周期进行峰值采样；(6) 重复步骤(1) — (5)。
15. 如权利要求14所述峰值釆样保持的方法，其特征在于所述步骤(1)实现的方法为通过 比较器比较输入信号的电压值与步骤(2)反馈的保持电压，所述比较器的输出同采样控 制线的信号输入逻辑门，当输入信号的电压大于步骤(2)输出的保持电压，且采样控制 线为有效控制电平时，采样开关导通，釆样电容对输入信号进行采样；当输入信号的电压 小于步骤(2)输出的保持电压，或采样控制线为无效控制电平时，采样开关关断，采样 电容不进行采样，保持原状态。
16. 如权利要求14所述峰值采样保持的方法，其特征在于所述步骤(2)实现的方法为通过第二运算放大器实现对峰值电压的跟随。
17. 如权利要求14所述峰值釆样保持的方法，其特征在于所述歩骤(3)实现的方法为当峰 值保持控制线为有效控制电平时，保持开关导通，保持电容进行充电，直到充电到步骤(l) 输出的的峰值电压为止，从而使得峰值电压转移到保持电压；当峰值保持控制线为无效控 制电平，保持开关不导通，此时保持电容维持原来的电压值。
18. 如权利要求14所述峰值采样保持的方法，其特征在于所述步骤(4)实现的方法为通过 第三运算放大器实现对保持电压的跟随。
19. 如权利要求14所述峰值采样保持的方法，其特征在于所述步骤(5)实现的方法为清零 控制线控制MOS管的栅极，当清零控制线为有效控制电平时，M0S管对地导通，使得采样电 容的上一周期峰值采样的电压进行放电；当清零控制线为无效控制电平时，M0S管不导通， 采样电容上的电压维持上一周期的峰值采样的电压。
20. 峰值采样保持电路的应用系统，包括主变压器、两个整流的肖特基二极管3、两个分压电 阻、滤波电容、峰值采样保持电路所述变压器为计算机电源的主变压器，在变压器的副边产生出与匝数比成比例的电压； 所述两个肖特基二极管整流副边产生的电压，两个肖特基二极管分别接在副边两个抽头 的两端，肖特基二极管PN结正向为从主变压器副边到分压电阻；所述两个电阻是分压作用，通过这两电阻的分压可以降低输入到峰值釆样保持电路的电 压，便于芯片对这一电压进行处理；所述电容是对通过整流分压后的电压进行滤波，电容的一端接地，另一端接分压出来的 节点上，得到电压进入峰值采样保持电路进行处理，当滤波电容容值很大时，峰值采样保持 电路的输入电压是直流电压；当滤波电容容值很小时，峰值采样保持电路的输入电压是交流 电压；所述峰值采样保持电路包括峰值采样模块、峰值采样缓冲输出模块、峰值保持模块、峰 值输出缓冲模块和清零模块-其中，所述峰值采样模块采样输入信号的各个时间点的峰值电压；其中，所述峰值采样缓冲输出模块对所述峰值电压进行跟随，增强所述峰值电压负载驱 动能力；其中，所述峰值保持模块对峰值采样缓冲输出模块输出的电压进行保持； 其中，所述峰值输出缓冲模块增强所述峰值保持模块的输出负载驱动能力； 其中，所述清零模块在峰值保持模块输出电压后，将峰值采样模块输出的上一周期峰值电压及时进行清零，以便下一周期进行峰值采样。
21.如权利要求20所述峰值采样保持电路的应用系统，其特征在于所述峰值采样模块包括输入缓冲器、比较器、采样开关、采样电容、逻辑门 所述比较器比较输入信号的电压与峰值采样缓冲输出模块输出的电压，比较器的输出同采样控制线的信号输入逻辑门，当峰值采样模块输入信号的电压值大于采样缓冲输出模块输出的电压时，且采样控制线为有效控制电平的控制下，使得釆样开关导通，采样电容进行采样当输入信号的电压小于采样缓冲输出模块输出的电压，或采样控制线为无效控制电平的控制下，采样开关关断，采样电容不进行采样，保持原状态；所述输入缓冲器为第一运算放大器，第一运算放大器的正端接输入信号，第一运算放大器的负端连接第一运算放大器的输出，第一运算放大器的输出端连接采样开关； 所述采样电容的一端接采样开关的输出，另一端接地；所述峰值采样缓冲输出模块为第二运算放大器组成的跟随器，所述第二运算放大器的正 端连接峰值采样模块的输出，第二运算放大器的负端连接第二运算放大器的输出端，第二运 算放大器的输出连接峰值保持模块；所述峰值保持模块包括保持开关、保持电容、峰值保持控制线，当峰值保持控制线为有 效控制电平，保持开关导通，保持电容进行充电，直到充电到峰值采样模块输出的峰值电压为止，从而使得峰值采样模块输出的峰值电压转移到峰值保持模块的输出电压；当峰值保持 控制线为无效控制电平，保持开关不导通，此时保持电容维持原来的电压值；所述的保持电 容一端连接保持开关的输出，另一端接地；所述峰值输出缓冲模块为由第三运算放大器构成的跟随器组成，所述第三运算放大器的 正端连接峰值保持模块的输出，第三运算放大器的负端连接第三运算放大器的输出端，第三 运算放大器的输出端为峰值采样保持电路的输出。所述清零模块是由一个陋OS管和清零控制线组成，所述丽OS管的漏端接峰值采样模块的 输出，應OS管的源端接地，清零控制线控制NMOS管的栅极，当清零控制线为有效控制电平时， NMOS管对地导通，使得采样电容的上一周期峰值采样的电压进行放电当清零控制线为无效 控制电平时，刚0S管不导通，采样电容上的电压维持上一周期的峰值采样的电压。
全文摘要
本发明公开了峰值采样保持电路和峰值采样保持方法。峰值采样保持电路包括峰值采样模块、峰值采样缓冲输出模块、峰值保持模块、峰值输出缓冲模块和清零模块所述峰值采样模块采样输入信号的各个时间点的峰值电压；所述峰值采样缓冲输出模块对所述峰值电压进行跟随，并增强所述峰值电压的负载驱动能力；所述峰值保持模块对峰值采样缓冲输出模块输出的电压进行保持；所述峰值输出缓冲模块增强所述峰值保持模块的输出负载能力；所述清零模块在峰值保持模块输出电压后，将峰值采样模块输出的上一周期峰值电压及时进行清零，以便下一周期进行峰值采样。利用本发明可以较好地再现输入信号的峰值，并可将峰值采样保持电路应用到电源系统上。
文档编号G11C27/02GK101615432SQ20091010130
公开日2009年12月30日 申请日期2009年7月29日 优先权日2009年7月29日
发明者姚云龙, 王文建 申请人:杭州士兰微电子股份有限公司