专利名称：一种多相非交叠时钟电路的制作方法
技术领域：
本实用新型涉及一种多相时钟处理电路，特别涉及一种多相非交叠时钟电路。
背景技术：
集成电路设计技术不断进步，人们要求集成电路运算结果越来越精确，从而要求控制电路越来越准确。在电路中，同一节点可以通过多开关与其它多个信号源建立信号通路，这些信号源可能是电路中的不同节点，也可能是不同的电源，控制电路必须产生一定的开关信号来控制节点与其它的信号源有序连接，一般地，控制电路产生的开关信号基本上可以使节点与其它信号源分时接通，但由于这些开关信号大多由同一主时钟分频得来，因而都与主时钟同步，于是，不同开关信号之间上升沿，下降沿就会出现交叠，一个开关还没有断开或没有完全断开，另一个开关就已经闭合，这时两个信号源就通过这些开关连接起来了，导致信号源出现误差，甚至造成电源短路。不仅在集电路设计中，在硬件电路设计中也同样可能出现这些现象。如此，电路运算结果就可能不准确，甚至可能烧坏电源。
发明内容为了解决现有技术中的上述技术问题，本实用新型提供一种结构简单、占用芯片面积小、可靠性高的一种多相非交叠时钟电路，所述电路能对与主时钟同步的多相时钟进行处理，将各相时钟上升沿推迟而下降沿不推迟，或者将各相时钟下降沿推迟而上升沿不推动，从而保证各相时钟上升沿与下降沿不交叠，得到多相非交叠时钟。为达到该目的本实用新型采用以下技术方案:所述一种多相非交叠时钟电路包括延迟模块，周期脉冲产生模块，多个反向器和多个RS触发器，其中:所述延迟模块的输入端与周期脉冲产生模块其中一个输入端连接，延迟模块的输出端接至周期脉冲产生模块的另一输入端；周期脉冲产生模块的输出端接至各RS触发器的置位端，各反向器的输入端分别作为多相时钟的输入端口，各反向器的输出端分别接至各RS触发器的复位端，各RS触发器的输出端分别作为多相非交叠时钟的输出端口，各反向器结构相同，为非门、与非门、或非门或RS触发器构成的信号反向器。当所述周期脉冲产生模块为二输入同或门，RS触发器为两个或非门组成的基本RS触发器。当所述周期脉冲产生模块为二输入异或门，RS触发器为两个与非门组成的基本RS触发器。所述延迟模块可以为传输门与传输门的串联、偶数级反向器与偶数级反向器的串联或者偶数级反向器与传输门的串联。采用上述技术方案，本实用新型只需要多个反向器，同或门或异或门，RS触发器就可以将与主时钟同步的多相时钟上升沿，下降沿有效的分离。本实用 新型结构简单、成本较低，且可靠性能高，适合市场推广使用。
:[0010]图1为本实用新型的三相非交叠时钟电路结构原理图；图2为本实用新型实施例一的结构原理图；图3为本实用新型实施例二的结构原理图；图4为本实用新型实施例一和二中主时钟CLK及输入多相交叠时钟的的波形示意图；图5为本实用新型实施例一中Ao、Bo、Co的多相非交叠时钟信号波形示意图，CLKA’、CLKB’、CLKC’ 分别对应图 4 中的 CLKA、CLKB, CLKC ；图6为本实用新型实施例二中Ao、Bo、Co的多相非交叠时钟信号波形示意图，CLKA’ ’、CLKB’ ’、CLKC’ ’ 分别对应图 4 中的 CLKA、CLKB, CLKC ；图7为本实用新型两个或非门组成的RS触发器的电路结构以及其对应的符号；图8为本实用新型两个与非门组成的RS触发器的电路结构以及其对应的符号；具体实施例:以下结合具体实施例和附图对本实用新型进行进一步解释说明，如图2所示，实施例一为一种三相非交叠时钟电路，多相非交叠时钟电路与三相原理类似，其包括延迟模块1，周期脉冲产生模块2，多个反向器3和多个RS触发器4，所述周期脉冲产生模块2为二输入同或门，触发器4为两个或非门组成的基本RS触发器，各反向器3结构相同，所述延迟模块I的输入端与周期脉冲产生模块2其中一个输入端连接，延迟模块I的输出端接至周期脉冲产生模块2的 另一输入端；周期脉冲产生模块2的输出端接至各RS触发器4的置位端，各反向器3的输入端分别作为多相时钟的输入端口，各反向器3的输出端分别接至各RS触发器4的复位端,各RS触发器4的输出端分别作为多相非交叠时钟的输出端口。该实施例的工作原理如下:多相时钟各相信号分别从多相非交叠时钟电路的输入端口 A、B、C输入，多相时钟CLKA、CLKB, CLKC及主时钟CLK的波形如图4所示，CLKA, CLKB与CLKC三者的上升沿和下降沿之间都出现了交叠，主时钟CLK从多相非交叠时钟电路的主时钟输入端口 CK输入，一路通过延迟模块I得到延迟的主时钟信号输出给同或门，另一路直接接到同或门的另一个输入端，同或门把两个输入信号相同的部分置为高电平，把不同的部分置为低电平，输出一个周期负脉冲信号，主时钟CLK通过延迟模块I延迟的时间为周期负脉冲信号的低电平时间，周期负脉冲信号接到RS触发器4的置位端S，CLKA、CLKB、CLKC分别通过反向器3后接至各RS触发器的复位端R，CLKA，CLKB和CLKC通过反向器3的延迟时间必须小于主时钟CLK通过同或门的推迟时间，各RS触发器4分别把输入到复位端R的信号反向并将上降沿推迟约一个负脉冲低电平的时间而下降沿不延迟后从输出端Q输出，于是在多相非交叠时钟输出端Ao、Bo、Co得到上升沿、下降沿不交叠的多相非交叠时钟信号，如图5所示CLKA’、CLKB’、CLKC’。这里产生的多相非交叠时钟驱动高电平闭合的开关，或通过反向器后驱动低电平闭合的开关，可以保证一个开关断开以后，另一个开关才闭合，避免信号误差和电源短路现象。实施例二如图3所示，其包括延迟模块1，周期脉冲产生模块2，多个反向器3和多个RS触发器4，所述周期脉冲产生模块2为二输入异或门，各触发器4为两个与非门组成的基本RS触发器，各反向器3结构相同，所述延迟模块I的输入端与周期脉冲产生模块2其中一个输入端连接，延迟模块I的输出端接至周期脉冲产生模块2的另一输入端；周期脉冲产生模块2的输出端接至各RS触发器4的置位端，各反向器3的输入端分别作为多相时钟的输入端口，各反向器3的输出端分别接至各RS触发器4的复位端，各RS触发器4的输出端分别作为多相非交叠时钟的输出端口。该实施例的工作原理如下:多相时钟各相信号分别从多相非交叠时钟电路的输入端口 A、B、C输入，多相时钟CLKA、CLKB、CLKC及主时钟CLK的波形如图4所示，CLKA、CLKB与CLKC三者的上升沿和下降沿之间都出现了交叠，主时钟CLK从多相非交叠时钟电路的主时钟输入端口 CK输入，一路通过延迟模块I得到延迟的主时钟输出给异或门，另一路接到异或门的一个输入端，异或门把两个输入信号相同的部分置为低电平，把不同的部分置为高电平，输出一个周期正脉冲信号，主时钟CLK通过延迟模块I延迟的时间为周期正脉冲信号的高电平时间，周期正脉冲信号接到RS触发器的置位端S，CLKA, CLKB, CLKC分别从输入端口 A、B、C输入通过反向器后接至RS触发器的复位端R，CLKA, CLKB, CLKC通过反向器的推迟必须小于主时钟CLK通过异或门的推迟，RS触发器分别把输入到复位端R的信号反向并将下降沿延迟约一个脉冲高电平的时间而上降沿不延迟后从输出端Q’输出，于是在输出端Ao、Bo、Co得到上升沿、下降沿不交叠的多相非交叠时钟信号，如图6所示CLKA’ ’、CLKB’ ’、CLKC’ ’。产生的多相非交叠时钟驱动低电平闭合的开关，或通过反向器后驱动高电平闭合的开关，可以保证一个开关断开以后，另一个开关才闭合，避免信号误差和电源短路现象。以上实施例中多相时钟不交叠电路包含的反向器、RS触发器和输入时钟的个数仅是示例性的，根据前面的描述，本领域的技术人员现在可以意识到，可将本实用新型应用于二相及以上的需要上升沿、下降沿不交叠的多相时钟信号。实际上，该电路结构可以制成单独的芯片来应用，也可利用分立元器件搭建出来应用。所以以上实施例仅为本实用新型的较好实施例，但并非本实用新型覆盖内容的全部，一切在本实用新型精神范围以内所做的等同变换，都将在本实用·新型保护范围以内。
权利要求1.一种多相非交叠时钟电路，其特征在于:其包括延迟模块(1)，周期脉冲产生模块(2)，多个反向器(3)和多个RS触发器(4)，各反向器(3)结构相同，其中: 所述延迟模块(I)的输入端与周期脉冲产生模块(2)其中一个输入端连接，延迟模块(O的输出端接至周期脉冲产生模块(2)的另一输入端； 周期脉冲产生模块(2)的输出端接至各RS触发器(4)的置位端，各反向器(3)的输入端分别作为多相时钟的输入端口，各反向器(3)的输出端分别接至各RS触发器(4)的复位端,各RS触发器(4)的输出端分别作为多相非交叠时钟的输出端口。
2.所述周期脉冲产生模块(2)为二输入同或门，触发器(4)为两个或非门组成的基本RS触发器。
3.根据权利要求1所述的多相非交叠时钟电路，其特征在于:所述周期脉冲产生模块(2)为二输入异或门，触发器(4)为两个与非门组成的基本RS触发器。
4.根据权利要求2或3所述的多相非交叠时钟电路，其特征在于:所述延迟模块(I)为传输门与传输门的串 联。
5.根据权利要求2或3所述的多相非交叠时钟电路，其特征在于:所述延迟模块(I)为偶数级反向器与偶数级反向器的串联。
6.根据权利要求2或3所述的多相非交叠时钟电路，其特征在于:所述延迟模块(I)为偶数级反向器与传输门的串联。
专利摘要本实用新型公开了一种多相非交叠时钟电路。所述多相非交叠时钟电路包括延迟模块，周期脉冲产生模块，多个反向器和多个RS触发器，所述延迟模块输入端与周期脉冲产生模块其中一个输入端连接作为主时钟输入端口，延迟模块输出端接至周期脉冲产生模块另一输入端，周期脉冲产生模块输出端接至各RS触发器的置位端，各反向器的输入端分别作为多相时钟的输入端口，各反向器输出端分别接至对应RS触发器的另一个输入端，各RS触发器的输出端分别作为多相非交叠时钟的输出端口。本实用新型结构简单、占用芯片面积小、可靠性高能对与主时钟同步的多相时钟进行处理。
文档编号H03K3/78GK203135818SQ20132004007
公开日2013年8月14日 申请日期2013年1月25日 优先权日2013年1月25日
发明者张文杰, 谢亮, 金湘亮 申请人:湘潭芯力特电子科技有限公司