时钟生成电路的制作方法
【技术领域】
[0001] 本发明涉及时钟生成电路。特别涉及电压控制振荡电路。
【背景技术】
[0002] 以往，为了生成具有预定频率的时钟，通常使用具备电压控制振荡电路（VC0 : VoltageControlledOscillator)的时钟生成电路。电压控制振荡电路是根据从外部输 入的电位来控制时钟的振荡频率的电路。时钟生成电路在用于对特定功能专门化的半导体 集成电路（例如，ASIC〖ApplicationSpecificIntegratedCircuit、ASSP:Application SpecificStandardProduct)的情况下，典型地大多要求可变整时钟的相位。因为在信息 家电和/或汽车电子这样的大多数领域中需要这样的半导体集成电路，所以可变整时钟的 相位的时钟生成电路在近年来的信息化社会中发挥重大作用。
[0003] 作为可变整时钟的相位的时钟生成电路，已有具备环形电压控制振荡电路的时钟 生成电路。环形电压控制振荡电路通过环状连接多个反相器而构成。环形电压控制振荡 电路基于从外部施加的电压以频率值进行振荡，并从各差分反相器输出相位各不相同的时 钟。具备这样的环形电压控制振荡电路的时钟生成电路通过将各差分反相电路输出的相位 各不相同的时钟中的任一个利用多路复用器选择输出来输出具有任意相位的时钟。
[0004] 例如，下述专利文献1公开了具备扩频功能的时钟发生器。下述专利文献1中公 开的时钟发生器的特征在于，具备：多相时钟发生单元，基于基准时钟信号与反馈时钟信号 的相位差生成多相的时钟信号并输出相位相邻的两个时钟信号；调制波形数据存储单元， 存储用于调频的相位阶跃阶段性变化的调制波形数据；校正单元，输出校正上述调制波形 数据的各相位阶跃的相位的相位校正数据；基于上述相位校正数据和调制波形数据对上述 两个时钟信号间的相位进行插值；相位插值单元，生成经插值的时钟信号并将插值后的时 钟信号提供给上述多相时钟发生单元。
[0005] 另外，例如，下述专利文献2公开了数字DLL(DelayLockedLoop:延迟锁相环）电 路。下述专利文献2中公开的数字DLL电路的特征在于，具备：保持延迟目标值的寄存器、 振荡器、为了决定测定周期而对外部的基准时钟或上述振荡器的振荡输出进行计数的第一 计数器、在每个由上述第一计数器确定的一个测定周期对上述振荡器的振荡输出或外部的 基准时钟进行计数的第二计数器、数字控制的可变延迟电路、基于上述第一计数器的计数 值对上述第一计数器和上述第二计数器进行复位、启动、进一步根据需要停止的控制，对上 述第二计数器的计数值和上述寄存器的延迟目标值进行数字运算，将该运算结果作为延迟 控制值提供给上述可变延迟电路的控制电路。
[0006] 现有技术文献
[0007] 专利文献
[0008] 专利文献1:日本特开2010-206344号公报
[0009] 专利文献2 :日本特开2007-228043号公报
【发明内容】
[0010] 技术问题
[0011] 上述的专利文献1中公开的时钟发生器和专利文献2中公开的包含数字DLL的时 钟生成电路为了获得具有任意相位的时钟均使用了多路复用器。因此，这样的现有的时钟 生成电路具有由高速时钟输入到多路复用器而引起整个芯片的功耗增大的课题。另外，现 有的时钟生成电路还存在与电压控制振荡电路的各输出级连接的控制电路（即，多路复用 器）由于自身的寄生电容而对电压控制振荡电路的振荡频率带来不利影响的课题。此外， 现有的时钟生成电路为了调整比电压控制振荡电路的各输出级输出的时钟所具有的相位 更细小的相位而需要其他电路，因此还具有难以高精度调整时钟的相位的课题。
[0012] 因此，本发明的目的在于提供能够以低功耗调整时钟的相位的时钟生成电路。
[0013]另外，本发明的目的还在于提供能够尚精度调整时钟的相位的时钟生成电路。
[0014]另外，本发明的目的还在于提供能够降低控制电路对时钟的振荡频率带来的影响 的时钟生成电路。
【发明内容】
[0015]
[0016] 用于解决上述课题的本发明的构成包含以下技术特征或发明特定事项。
[0017]SP，根据一个观点的本发明为时钟生成电路，具备：电压控制振荡电路，包含环状 连接多个差分反相电路的环形振荡器；和相位控制电路，在预定期间将所述多个差分反相 电路中属于第一组的差分反相电路以外的属于第二组的差分反相电路的输出控制为第一 状态或第二状态，其中，属于所述第二组的差分反相电路在所述第一状态下从第一差分输 出端输出第一逻辑信号，并且从第二差分输出端输出第二逻辑信号；属于所述第二组的差 分反相电路在所述第二状态下从所述第一差分输出端输出所述第二逻辑信号，并且从所述 第二差分输出端输出所述第一逻辑信号。
[0018] 这里，优选所述相位控制电路将属于所述第一组的差分反相电路的输出在所述预 定期间控制为第三状态，属于所述第一组的差分反相电路在所述第三状态下对连接在前一 级的差分反相电路的输出进行逻辑非运算，并将该逻辑非运算的结果输出到下一级的差分 反相电路。
[0019] 此外，优选所述多个差分反相电路还分别具备：第一反相电路，对输入到第一差分 输入端的差分时钟中的一个进行逻辑非运算，并将该逻辑非运算的结果从所述第二差分输 出端输出；和第二反相电路，对输入到第二差分输入端的差分时钟中的另一个进行逻辑非 运算，并将该逻辑非运算的结果从所述第一差分输出端输出。
[0020] 另外，优选所述多个差分反相电路还分别具备：第一电流路径，连接在所述第一差 分输出端与第一电源线之间；第二电流路径，连接在所述第二差分输出端与所述第一电源 线之间，其中，所述第一电流路径和第二电流路径在对应的所述差分输出端输出所述第一 逻辑信号的情况下导通。
[0021 ] 另外，优选所述多个差分反相电路分别还具备：第一电流路径，连接在所述第一差 分输出端与第二电源线之间；第二电流路径，连接在所述第二差分输出端与所述第二电源 线之间，其中，所述第一电流路径和第二电流路径在对应的所述差分输出端输出所述第二 逻辑信号的情况下导通。
[0022] 另外，优选所述相位控制电路在所述预定期间以与所述电压控制振荡电路输出的 第一差分时钟的周期成比例的预定的周期将属于所述第二组的差分反相电路的输出控制 为所述第一状态或所述第二状态。
[0023] 另外，优选所述相位控制电路将具有所述多个差分反相电路的每一个与所述第一 状态和所述第二状态之间的对应关系的信息的粗相位控制信号、以及具有所述预定期间的 信息的脉冲波形的细相位控制信号输出到所述电压控制振荡电路，所述电压控制振荡电路 在所述细相位控制信号的脉冲波形的上升沿或下降沿，在相当于所述细相位控制信号的脉 冲宽度的所述预定期间，将所述多个差分反相电路的输出分别确定为根据所述对应关系的 所述第一状态或所述第二状态。
[0024] 此外，优选所述相位控制电路具备：相位设定电路，基于由外部要求的、所述电压 控制振荡电路输出的第一差分时钟的相位的调整角度，确定与所述多个差分反相电路的每 一个输出的差分时钟的相位差相关的细相位设定；差分延迟控制电路，将根据所述细相位 设定的第一延迟时间设置于第二差分时钟，并作为第三差分时钟输出；延迟电路，对所述第 三差分时钟设置与所述脉冲宽度对应的第二延迟时间，并作为第四差分时钟输出；以及逻 辑电路，生成根据所述第三差分时钟和所述第四差分时钟的所述细相位控制信号，并将所 述细相位控制信号输出到所述电压控制振荡电路。
[0025] 此外，优选所述相位设定电路基于所述调整角度确定表示比所述细相位设定所表 示的相位差大的相位差的粗相位设定，所述相位控制电路与所述细相位控制信号同步地将 所述粗相位设定作为所述粗相位控制信号输出到所述电压控制振荡电路。
[0026] 另外，优选所述逻辑电路对所述第三差分时钟和所述第四差分时钟进行异或运 算，并将所述异或运算的结果作为所述细相位控制信号输出到所述电压控制振荡电路。
[0027] 另外，优选所述相位设定电路将所述多个差分反相电路中与所述调整角度对应的 差分反相电路确定为所述第一组，将所述多个差分反相电路中属于所述第一组的差分反相 电路以外的差分反相电路确定为所述第二组，将属于所述第二组的差分反相电路的输出确 定为所述第一状态或所述第二状态，并将所述确定的多个差分反相电路的输出的状态作为 粗相位设定。
[0028] 此外，优选所述相位设定电路将预定的计数值设为0,所述相位设定电路判断所述 调整角度是否为180°以上，在判断为所述调整角度是180°以上的情况下，在所述预定的 计数值上加1，所述相位设定电路判断属于所述第二组的一个差分反相电路是否在所述环 形振荡器中位于属于所述第一组的差分反相电路的后级，在判断为所述一个差分反相电路 是在所述环形振荡器中位于属于所述第一组的差分反相电路的后级的情况下，在所述预定 的计数值上加1，所述相位设定电路判断所述一个差分反相电路是否为在所述环形振荡器 中从属于所述第一组的差分反相电路开始计数位于奇数的一级，在判断为所述一个差分反 相电路在所述环形振荡器中从对应于所述第一组的差分反相电路开始计数位于奇数的一 级的情况下，在所述预定的计数值上加1，所述相位设定电路判断所述预定的计数值是否为 奇数，在判断为所述预定的计数值是奇数的情况下，将所述一个差分反相电路的输出确定 为所述第一状态，在判断为所述预定的计数值不是奇数的情况下，将所述一个差分反相电 路的输出确定为所述第二状态。
[0029] 另外，优选所述时钟生成电路为了控制所述环形振荡器的振荡频率，还具备与所 述电压控制振荡电路的动作对应的频率控制电路。
[0030] 此外，根据另一观点的本发明为差分时钟的相位的调整方法，所述调整方法是包 含环状连接多个差分反相电路的环形振荡器的电压控制振荡电路输出的差分时钟的相位 的调整方法，包含在预定期间将所述多个差分反相电路中属于第一组的差分反相电路以外 的属于第二组的差分反相电路的输出控制为第一状态或第二状态，其中，属于所述第二组 的差分反相电路在所述第一状态下，从第一差分输出端输出第一逻辑信号，并且从第二差 分输出端输出第二逻辑信号；属于所述第二组的差分反相电路在所述第二状态下，从所述 第一差分输出端输出所述第二逻辑信号，并且从所述第二差分输出端输出所述第一逻辑信 号。
[0031] 技术效果
[0032] 根据本发明，时钟生成电路能够以低功耗调整时钟的相位。
[0033] 另外，根据本发明，时钟生成电路能够高精度调整时钟的相位。
[0034]另外，根据本发明，时钟生成电路能够降低控制电路对时钟的振荡频率带来的影 响，并且能够调整差分时钟的相位。
【附图说明】
[0035] 通过参照【附图说明】的以下的实施方式会使本发明的其他技术特征、目的和作用效 果或者优点变得清楚。
[0036] 图1是表示本发明的一个实施方式的时钟生成电路的简要构成的一例的示意图。
[0037] 图2是表示本发明的一个实施方式的时钟生成电路中的差分反相电路的一例的 示意图。
[0038] 图3是表示本发明的一个实施方式的时钟生成电路中的差分反相电路的另一例 的示意图。
[0039] 图4是表示本发明的一个实施方式的时钟生成电路中的各差分反相电路输出的 各差分时钟的相位的示意图。
[0040] 图5是本发明的一个实施方式的时钟生成电路中的各种信号的时序图。
[0041] 图6是本发明的一个实施方式的时钟生成电路中的各种信号的时序图。
[0042] 图7是本发明的一个实施方式的时钟生成电路中的各种信号的时序图。
[0043] 图8是本发明的一个实施方式的时钟生成电路中的各种信号的时序图。
[0044] 图9是表示本发明的一个实施方式的时钟生成电路中的相位控制电路的一例的 示意图。
[0045] 图10是表示本发明的一个实施方式的时钟生成电路中的差分延迟控制电路的一 例的示意图。
[0046] 图11是本发明的一个实施方式的时钟生成电路中的差分延迟控制电路的各种控 制信号的时序图。
[0047] 图12是本发明的一个实施方式的时钟生成电路中的相位控制电路的各种控制信 号的时序图。
[0048] 图13是表示本发明的一个实施方式的时钟生成电路的脉冲生成电路的一例的示 意图。
[0049] 图14是本发明的一个实施方式的时钟生成电路中的相位控制电路的各种控制信 号的时序图。
[0050] 图15是本发明的一个实施方式的时钟生成电路中的相位控制电路的各种控制信 号的时序图。
[0051] 图16是本发明的一个实施方式的时钟生成电路中的相位控制电路的各种控制信 号的时序图。
[0052] 图17是表示本发明的一个实施方式的时钟生成电路中的频率控制电路的一例的 示意图。
[0053] 图18是用于简要说明本发明的一个实施方式的时钟生成电路中的相位控制电路 的动作的流程图。
[0054] 图19是用于简要说明本发明的一个实施方式的时钟生成电路中的相位控制电路 的动作的流程图。
[0055] 符号说明
[0056] 1 :时钟生成电路
[0057] 10:电压控制振荡电路
[0058] 11 :差分反相控制电路
[0059] 12:差分反相电路
[0060] 121、122 :逻辑非电路
[0061] 13:差分放大电路
[0062] 20:相位控制电路
[0063] 21 :相位设定电路
[0064] 22:差分延迟控制电路
[0065] 221:延迟控制电路
[0066] 221U2212 :逻辑非电路
[0067] 23:分频电路
[0068] 24、26:延迟电路
[0069] 25:输出控制电路
[0070] 27:脉冲生成电路
[0071] 271 :正向脉冲生成电路
[0072] 271' ：负向脉冲生成电路
[0073] 28 :选择电路
[0074] 30:频率控制电路
[0075] 31 :相位比较器
[0076] 32:电荷栗电路
[0077] 33 :环路滤波器
[0078] 34 :电压控制振荡电路
[0079] 35:分频电路
【具体实施方式】
[0080] 以下，参照附图对本发明的实施方式进行说明。
[0081] 应予说明，在本说明书中，对于信号的状态，将正逻辑定义为"1"，将负逻辑定义为 "0"。另外，将从正逻辑向负逻辑的变化定义为"下降沿"，将从负逻辑向正逻辑的变化定义 为"上升沿"。应予说明，对于差分信号的状态（即，"0"和"1"或"上升沿"和"下降沿"）， 是根据该差分信号中正向信号的状态来表示的，并省略对该差分信号中负向信号的状态的 说明。
[0082] 图1是表示本发明的一个实施方式的时钟生成电路的简要构成的一例的示意图。 如该图所示，本实施方式的时钟生成电路1通过例如包含电压控制振荡电路10、相位控制 电路20、频率控制电路30的构成而实现。
[0083] 电压控制振荡电路10是环状连接多个差分反相电路12的环形振荡器。电压控制 振荡电路10的构成例如包含多个差分反相控制电路11、与该差分反相控制电路11分别对 应的多个差分反相电路12、差分放大电路13。电压控制振荡电路10生成具有由相位控制 电路20确定的相位和由频率控制电路30确定的频率的差分时钟CLKP和CLKN，并将该差分 时钟输出到外部。
[0084] 具体地，电压控制振荡电路10生成具有基于从相位控制电路20分别输入到细端 FINE和粗端CRS的细相位控制信号FINE_CT和粗相位控制信号CRS_CT确定的相位和基于 从频率控制电路30输入到频率端FRQ的频率控制信号FRQ_CT确定的频率的差分时钟CLKP 和CLKN，并将该差分时钟CLKP和CLKN分别从时钟端CP和CN输出到外部。
[0085] 应予说明，在本例中，虽然将八个差分反相控制电路11和差分反相电路12 (S卩，差 分反相控制电路11(1)~11(8)和差分反相电路12(1)~12(8))设置于电压控制振荡电 路10,但是并不限于此，也可以在电压控制振荡电路10中设置任意数量的差分反相控制电 路11和差分反相电路12。
[0086] 差分反相控制电路11在基于从相位控制电路20输出的细相位控制信号FINE_CT 的时刻，生成根据从相位控制电路20输出的粗相位控制信号CRS_CT的状态中对于对应的 差分反相电路12的控制内容的开关信号SWA和SWB，并将该信号输出到对应的差分反相电 路12。
[0087] 具体地，差分反相控制电路11确认从相位控制电路20输出的粗相位控制信号 CRS_CT的状态。差分反相控制电路11在判断为粗相位控制信号CRS_CT的状态中对于对应 的差分反相电路12的控制内容表示例如"非控制"的情况下，差分反相控制电路11将开关 信号SWA和SWB的状态均设例如是" 1"，并将该信号从输出端oa和ob分别输出到对应的差 分反相电路12的输入端a和b。
[0088] 另外，差分反相控制电路11在判断为粗相位控制信号CRS_CT的状态中对于对应 的差分反相电路12的控制内容表示例如"正逻辑控制"的情况下，差分反向控制电路11将 开关信号SWA和SWB的状态分别设例如是" 1"和"0"，并将该信号从输出端oa和ob分别输 出到对应的差分反相电路12的输入端a和b。
[0089] 另外，差分反相控制电路11在判断为粗相位控制信号CRS_CT的状态中对于对应 的差分反相电路12的控制内容表示例如"负逻辑控制"的情况下，差分反相控制电路11将 开关信号SWA和SWB的状态分别设例如是"0"和" 1"，并将该信号从输出端oa和ob分别输 出到对应的差分反相电路12的输入端a和b。
[0090] 差分反相电路12例如是运算放大器，通过环状连接多个该电路而构成环形振荡 器。该环形振荡器生成具有基于从频率控制电路30输出的频率控制信号FRQ_CT的频率和 基于从差分反相控制电路11分别输出到对应的差分反相电路12的开关信号SWA和SWB的 相位的差分时钟，并将该时钟输出到差分放大电路13。