状态的变化如图5中所说明，因此，省略其说 明。在t3时刻，相位控制电路20输出脉冲波形的细相位控制信号FINE_CT。在t3时刻，从 电压控制振荡电路10输出的差分时钟CLKP和CLKN的上升沿相对于细相位控制信号FINE_ CT的脉冲的上升沿具有延迟了约270°的相位。
[0180] 在t4时刻，相位控制电路20输出脉冲波形的细相位控制信号FINE_CT。在t4时 亥IJ，从电压控制振荡电路10输出的差分时钟CLKP和CLKN的上升沿相对于细相位控制信号 FINE_CT的脉冲的上升沿具有延迟了 270°的相位。在t4时刻的差分时钟CLKP和CLKN与 细相位控制信号FINE_CT之间的相位差的精度比t3时刻高。
[0181] S卩，本发明的一个实施方式的时钟生成电路1在调整差分时钟CLKP和CLKN的相 位时，通过利用相同的设定来进行该相位的调整，能够使该相位的调整精度更高。
[0182] 图8是本发明的一个实施方式的时钟生成电路中的各种信号的时序图。更具体地 说，图8是在本发明的一个实施方式的时钟生成电路1中，变更相位控制电路20输出脉冲 波形的细相位控制信号FINE_CT的时刻的情况下的各种信号的时序图。
[0183] 在该图中，将延迟相位控制电路20输出脉冲波形的细相位控制信号FINE_CT的时 刻的情况下的细相位控制信号定义为细相位控制信号FINE_CT'。另外，将细相位控制信号 FINE_CT'的正向和负向的信号分别定义为细相位控制信号FINE_CT'（1)和FINE_CT'（2)。 另外，将在延迟相位控制电路20输出脉冲波形的细相位控制信号FINE_CT的时刻的情况下 时钟生成电路1输出的差分时钟定义为差分时钟CLKP'和CLKN'。
[0184] 如该图所示，在延迟相位控制电路20输出脉冲波形的细相位控制信号FINE_CT的 时刻的情况下，时钟生成电路1输出的差分时钟CLKP和CLKN的相位随着细相位控制信号 FINE_CT的脉冲发生的延迟而延迟。
[0185] 本发明的一个实施方式的时钟生成电路1通过控制相位控制电路20输出脉冲波 形的细相位控制信号FINE_CT的时刻，能够调整差分时钟CLKP和CLKN的相位。另外，如上 所述，时钟生成电路1通过利用粗相位控制信号CRS_CT控制电压控制振荡电路10的各差 分反相电路12的输出的状态，能够将差分时钟CLKP和CLKN的相位调整为所希望的相位。 因此，本发明的一个实施方式的时钟生成电路1通过组合利用粗相位控制信号CRS_CT的相 位的调整方法和利用细相位控制信号FINE_CT的相位的调整方法，能够更高精度地调整差 分时钟CLKP和CLKN的相位。
[0186] 图9是表示本发明的一个实施方式的时钟生成电路中的相位控制电路的一例的 示意图。如该图所示，相位控制电路20构成为包含相位设定电路21、差分延迟控制电路22、 分频电路23、延迟电路24和26、输出控制电路25、脉冲生成电路27、选择电路28。
[0187] 相位设定电路21，基于例如来自外部的相位设定要求来设定电压控制振荡电路 10输出的差分时钟CLKP和CLKN的相位，在该相位设定中，分别将粗相位设定作为粗相位设 定信号CRS_ST输出到输出控制电路25,将细相位设定作为细相位设定信号FINE_ST输出到 延迟控制电路22。
[0188] 具体地，相位设定电路21基于例如来自外部的相位设定要求，针对各差分反相电 路12选择"不进行输出控制"、"将差分输出端op和on的状态分别控制为"1"和以 及"将差分输出端op和on的状态分别控制为"0"和"1""中的任一个。相位设定电路21 生成具有与该选择结果分别对应的"非控制"、"正逻辑控制"以及"负逻辑控制"的状态的 粗相位设定信号CRS_ST，并将该信号输出到输出控制电路25的数据端D。粗相位设定信号 CRS_ST例如是多位信号或并行信号，粗相位设定信号CRS_ST的各位或各信号表示与进行 输出的控制的各差分反相电路12对应的粗相位设定。
[0189] 应予说明，粗相位设定是与电压控制振荡电路10中的各差分反相电路12输出的 各差分时钟对应的相位设定。通过粗相位设定能够设定的相位比细相位设定要大，能够设 定为与将360°除以（差分反相电路12的数量X2)而得的值的级别对应的相位。另外，细 相位设定是用于在该差分时钟中加上粗相位设定并进行进一步微调的相位设定。通过细相 位设定能够设定的相位比粗相位设定小，能够设定为与预定的级别对应的相位。
[0190] 差分延迟控制电路22例如是能够控制输出信号相对于输入信号的延迟时间的 差分反相电路，对预定的差分时钟CLK设置与从相位设定电路21输出的细相位设定信号 FINE_ST对应的延迟时间，并将该差分时钟作为细相位差分时钟CLK_FINE输出到分频电路 23〇
[0191] 分频电路23接收从差分延迟控制电路22输出的细相位差分时钟CLK_FINE，通过 对该细相位差分时钟CLK_FINE中的细相位时钟CLK_FINE(1)和CLK_FINE(2)分别按照预 定的分频比进行分频，从而生成差分时钟CKA和移位差分时钟CKA_SF。分频电路23分别将 差分时钟CKA输出到脉冲生成电路27的时钟端CK和延迟电路26,将移位差分时钟CKA_SF 输出到延迟电路24。
[0192] 延迟电路24例如是差分缓冲器，根据从分频电路23输出的移位差分时钟CKA_SF 生成用于使粗相位控制信号CRS_CT和细相位控制信号FINE_CT同步的延迟差分时钟CKA_ DL，并将该时钟输出到输出控制电路25和选择电路28。具体地，延迟电路24对从分频电路 23输出的移位差分时钟CKA_SF设置预定的延迟时间，作为延迟差分时钟CKA_DL输出到输 出控制电路25的时钟端CK和选择电路28的选择端SL。
[0193] 输出控制电路25例如是D型触发器，基于延迟差分时钟CKA_DL，将粗相位设定信 号CRS_ST作为粗相位控制信号CRS_CT输出到电压控制振荡电路10的粗端CRS。具体地， 输出控制电路25基于从延迟电路24输出到时钟端CK的延迟差分时钟CKA_DL将从相位设 定电路21输出到数据端D的粗相位设定信号CRS_ST作为粗相位控制信号CRS_CT，并将该 信号从输出端Q输出到电压控制振荡电路10的粗端CRS。
[0194] 延迟电路26例如是差分缓冲器，对输入信号设置与细相位控制信号FINE_CT的脉 冲宽度对应的延迟时间△dl，并作为输出信号输出。具体地，延迟电路26对从分频电路23 输出的差分时钟CKA设置与细相位控制信号FINE_CT的脉冲宽度对应的延迟时间△dl，作 为差分时钟CKB输出到脉冲生成电路27的脉冲宽度端WID。
[0195] 脉冲生成电路27和选择电路28构成差分异或电路。差分异或电路为逻辑电路，用 来判断从分频电路23输出的差分时钟CKA和从延迟电路26输出的差分时钟CKB的状态。 差分异或电路在判断为差分时钟CKA和CKB的状态一致的情况下，生成其状态为"0"的细 相位控制信号FINE_CT。另一方面，差分异或电路在判断差分时钟CKA和CKB的状态不同的 情况下，生成其状态为" 1"的细相位控制信号FINE_CT。并且，差分异或电路将生成的细相 位控制信号FINE_CT输出到电压控制振荡电路10。
[0196] 脉冲生成电路27基于从分频电路23输出的差分时钟CKA和从延迟电路26输出 的差分时钟CKB生成相位各不相同的差分脉冲信号PLSJ^PPLS_D，并将所述信号输出到选 择电路28。
[0197] 具体地，脉冲生成电路27基于从分频电路23输出到时钟端CK的差分时钟CKA和 从延迟电路26输出到脉冲宽度端WID的差分时钟CKB生成差分脉冲信号PLS_C和PLS_D， 并将该信号分别从差分输出端PC和Η)输出到选择电路28的输入端A0和A1。这里，差分 脉冲信号PLS_C与差分时钟CKA的上升沿同步，差分脉冲信号PLS_D与差分时钟CKA的下降 沿同步。另外，差分脉冲信号PLS_C和PLS_D的脉冲宽度基于延迟电路26对差分时钟CKA 设置的延迟时间来确定。
[0198] 选择电路28例如是多路复用器，根据延迟差分时钟CKA_DL的状态选择差分脉冲 信号PLS_C和PLS_D中的任一个，并将该选择的信号作为细相位控制信号FINE_CT输出到 电压控制振荡电路10的细端FINE。
[0199] 具体地，选择电路28用来判断从延迟电路24输出的延迟差分时钟CKA_DL的状 态。选择电路28在判断延迟差分时钟CKA_DL的状态例如是"0"的情况下，将从脉冲生成 电路27输出到输入端A0的差分脉冲信号PLS_C作为细相位控制信号FINE_CT进行选择， 并将该选择的信号从输出端Y输出到电压控制振荡电路10的细端FINE。另一方面，选择电 路28在判断为延迟差分时钟CKA_DL的状态例如是"1"的情况下，将从脉冲生成电路27输 出到输入端A1的差分脉冲信号PLS_D选择为细相位控制信号FINE_CT，将该选择的信号从 输出端Y输出到电压控制振荡电路10的细端FINE。
[0200] 图10是表示本发明的一个实施方式的时钟生成电路中的差分延迟控制电路的一 例的示意图。如该图所示，差分延迟控制电路22构成为包含延迟控制电路221和221'。应 予说明，在本说明书中，将细相位差分时钟CLK_FINE的正向和负向的时钟分别定义为细相 位时钟CLK_FINE(1)和CLK_FINE(2)，将差分时钟CLK的正向和负向的时钟分别定义为时钟 CLK(l)和CLK(2) 〇
[0201] 延迟控制电路221是能够控制输出信号相对于输入信号的延迟时间的反相电路， 其构成包含例如逻辑非电路2211和2212、可变电阻R1和R2、晶体管TR15和TR16。另外， 就延迟控制电路221'而言，其构成包含例如逻辑非电路2211'和2212'、可变电阻R1'和 R2'、晶体管TR15'和TR16'。如上所述，延迟控制电路221和221'构成差分延迟控制电路 22。延迟控制电路221和221'分别对时钟CLK(l)和CLK(2)设置与细相位设定信号FINE_ ST对应的延迟时间，再进行逻辑非运算，并将该时钟分别作为细相位时钟CLK_FINE⑴和 CLK_FINE⑵输出到分频电路23。
[0202] 逻辑非电路2211和2212例如是反相电路，用来减小来自与延迟控制电路221的 前一级和下一级连接的电路的对延迟控制电路221的影响。具体地，逻辑非电路2211对时 钟CLK(l)进行逻辑非运算，作为反相时钟NCLK(l)将该时钟输出到晶体管TR15和TR16的 栅极，同时减小来自连接在前一级的电路的对延迟控制电路221的影响。另外，逻辑非电路 2212对反相细相位时钟NCLK_FINE(1)进行逻辑非运算，作为细相位时钟CLK_FINE(1)将该 时钟输出到分频电路23,同时减小来自分频电路23的对延迟控制电路221的影响。
[0203] 晶体管TR15和TR16构成反相电路，对从逻辑非电路2211输出的反相时钟 NCLK(1)进行逻辑非运算，再通过设置基于后述的可变电阻R1和R2而确定的延迟时间生成 反相细相位时钟NCLK_FINE(1)，并将该时钟从晶体管TR15和TR16的漏极输出到逻辑非电 路 2212。
[0204] 晶体管TR15例如是P型晶体管。具体地，晶体管TR15基于反相时钟NCLK⑴来 切换从电源线VDD流过可变电阻R1和晶体管TR15的电流的导通/断开。就晶体管TR15 而言，其漏极与逻辑非电路2212的输入端和晶体管TR16的漏极连接，另一方面，其源极与 可变电阻R1连接，其栅极与逻辑非电路2211的输出端和晶体管TR16的栅极连接。
[0205] 晶体管TR16例如是N型晶体管。具体地，晶体管TR16基于反相时钟NCLK⑴来 切换从可变电阻R2和晶体管TR16流向接地线GND的电流的导通/断开。就晶体管TR16 而言，其漏极与逻辑非电路2212的输入端和晶体管TR15的漏极连接，另一方面，其源极与 可变电阻R2连接，其栅极与逻辑非电路2211的输出端和晶体管TR15的栅极连接。
[0206] 可变电阻R1和R2例如是多晶硅电阻或扩散电阻，通过基于细相位设定信号FINE_ ST来控制其电阻值，从而控制反相细相位时钟NCLK_FINE⑴的占空比。具体地，就可变电 阻R1而言，其一端与电源线VDD连接，其另一端与晶体管TR15的源极连接。另外，就可变 电阻R2而言，其一端与接地线GND连接，其另一端与晶体管TR16的源极连接。在延迟控制 电路221对反相时钟NCLK(1)设置的延迟时间中，上升时的延迟时间随着可变电阻R1的电 阻值越大而变得越大，随着可变电阻R1的电阻值越小而变得越小。另一方面，在延迟控制 电路221对反相时钟NCLK(1)设置的延迟时间中，下降时的延迟时间随着可变电阻R2的电 阻值越大而变得越大，随着可变电阻R2的电阻值越小而变得越小。
[0207] 可变电阻R1和R2的电阻值的合计通过细相位设定信号FINE_ST以通常为一定值 (例如5&Ω])的方式进行控制。即，如果可变电阻R1的电阻值上升，则可变电阻R2的电 阻值下降，另一方面，如果可变电阻R1的电阻值下降，则可变电阻R2的电阻值上升。
[0208] 延迟控制电路221'通过在延迟控制电路221中分别交换可变电阻R1和R2而构 成。这是因为通过输入到延迟控制电路221和221'的时钟CLK(l)和CLK(2)分别为相反相 位，从而优选使细相位时钟CLK_FINE(1)的上升时和下降时的延迟时间与细相位时钟CLK_ FINE(2)的下降时和上升时的延迟时间分别一致。应予说明，关于延迟控制电路221'的动 作，由于与延迟控制电路221相同，所以省略其说明。
[0209] 假设可变电阻R1和R2能够以例如64个等级（6bit)改变其电阻值。在这种情况 下，延迟控制电路221以通过可变电阻R1和R2能够使细相位时钟CLK_FINE(1)的占空比 改变约±15%的方式来确定可变电阻R1和R2的电阻值。细相位差分时钟CLK_FINE在分 频电路23被二分频，在延迟电路24中被延迟而成为延迟差分时钟CKA_DL。由此，延迟控制 电路221通过将细相位差分时钟CLK_FINE的占空比在± 15%的范围内变更，从而使延迟差 分时钟CKA_DL的相位变更±27°。
[0210] 在通过延迟控制电路221使延迟差分时钟CKA_DL的相位变更±27%的情况下， 时钟生成电路1通过细相位控制信号FINE_CT，能够将差分时钟CLKP和CLKN的相位将 27°X2为54°的范围控制在64个等级（S卩，线性拟合约为Γ的级别）。在这种情况下， 将电压控制振荡电路10的环形振荡器的差分反相电路12的数量设为四个，通过从各差分 反相电路12输出相位分别相差45°的差分时钟，从而能够使时钟生成电路1将差分时钟 CLKP和CLKN的相位以每Γ的方式从Γ调整到360°。
[0211] 在本例中，考虑到余量，将电压控制振荡电路10的环形振荡器的差分反相电路12 的数量设为八个，且各差分反相电路12输出相位分别相差22. 5°的差分时钟。本例中的 时钟生成电路1能够将差分时钟CLKP和CLKN的相位以每Γ的方式从Γ调整到360°。 应予说明，如上所述，差分反相电路12的数量并不限于此，可以设为任意数量。
[0212] 图11是本发明的一个实施方式的时钟生成电路中的差分延迟控制电路的各种控 制信号的时序图。在如该图所示的反相时钟NCLK(l)输入到晶体管TR15和TR16的栅极的 情况下，晶体管TR15和TR16将根据可变电阻R1和R2的电阻值得到的延迟时间设置于反 相时钟NCLK(l)，作为反相细相位时钟NCLK_FINE(1)输出到逻辑非电路2212。
[0213] 在可变电阻R1的电阻值大、可变电阻R2的电阻值小的情况下，晶体管TR15和 TR16生成该图的虚线所示的反相细相位时钟NCLK_FINE(1)，并将该信号输出到逻辑非电 路2212。并且，逻辑非电路2212根据虚线所示的反相细相位时钟NCLK_FINE(1)生成虚线 所示的细相位时钟CLK_FINE(1)，并输出到分频电路23。
[0214] 另一方面，在可变电阻R1的电阻值小、可变电阻R2的电阻值大的情况下，晶体管 TR15和TR16生成该图的实线所示的反相细相位时钟NCLK_FINE(1)，并将该信号输出到逻 辑非电路2212。并且，逻辑非电路2212根据实线所示的反相细相位时钟NCLK_FINE(1)生 成实线所示的细相位时钟CLK_FINE(1)，并输出到分频电路23。
[0215] 另外，在反相时钟NCLK(2)输入到晶体管TR15'和TR16'的栅极的情况下，晶体 管TR15'和TR16'将根据可变电阻R1'和R2'的电阻值得到的延迟时间设置于反相时钟 NCLK(2)，作为反相细相位时钟NCLK_FINE(2)输出到逻辑非电路2212'。
[0216] 在可变电阻R1'的电阻值大、可变电阻R2'的电阻值小的情况下，晶体管TR15'和 TR16'生成该图的实线所示的反相细相位时钟NCLK_FINE(2)，并输出到逻辑非电路2212'。 并且，逻辑非电路2212'根据实线所示的反相细相位时钟NCLK_FINE(2)生成实线所示的细 相位时钟CLK_FINE(2)，并输出到分频电路23。
[0217] 另一方面，在可变电阻R1'的电阻值小、可变电阻R2'的电阻值大的情况下，晶体 管TR15'和TR16'生成该图的虚线所示的反相细相位时钟NCLK_FINE(2)，并输出到逻辑非 电路2212'。并且，逻辑非电路2212'根据虚线所示的反相细相位时钟NCLK_FINE(2)生成 虚线所示的细相位时钟CLK_FINE(2)，并输出到分频电路23。
[0218] 图12是本发明的一个实施方式的时钟生成电路中的相位控制电路的各种控制信 号的时序图。更具体地说，图12是表示在本发明的一个实施方式的时钟生成电路1的相位 控制电路20中，输入到分频电路23的细相位差分时钟CLK_FINE、从分频电路23输出的移 位差分时钟CKA_SF和差分时钟CKA以及从延迟电路26输出的差分时钟CKB之间的关系的 时序图。
[0219] 应予说明，在本说明书中，将差分时钟CKA的正向和负向的时钟分别定义为时钟 CKA⑴和CKA(2)。另外，将差分时钟CKB的正向和负向的时钟分别定义为时钟CKB⑴和 CKB(2)。另外，将移位差分时钟CKA_SF的正向和负向的时钟分别定义为移位时钟CKA_ SF