一种高性能同步时钟参考源及同步时钟参考产生方法
【技术领域】
[0001]本发明涉及测试技术领域，特别涉及一种高性能同步时钟参考源，还涉及一种高性能同步时钟参考产生方法。
【背景技术】
[0002]测量仪器中模拟数字转换器的时钟参考源的来源可分为固定频率源和外部参考源。固定时钟源为整机固定时基准参考源，其工作频率通常为10MHz，具有极稳定性和可追溯性，也是中间时基准源或一系列基准源的来源，但频率较低，通常情况下需倍频处理后得到采样时钟，但同时又增加了谐波噪声干扰。外部参考源是不使用整机时基准参考，而直接使用固定频率的晶体时钟振荡器，一般情况下，这种方案的相位噪声或时钟抖动性能较差，而且因为与整机时基准源的不同步会导致产生一定相位误差。还有一种简单的做法，将FPGA(现场可编程逻辑阵列)输出用作时钟驱动器，但是几乎所有的FPGA输出均具有极高的抖动水平。
[0003]上述三种方案是现有主要技术方案，目前测量仪器中高质量采样时钟源设计主要采用从整机晶振基准源获得的时钟源。这种方案得到的频率或时间精度较高，具有已知的宽带噪声和杂散性能，即使以此进行PLL频率合成后的时钟源也具备较高相位噪声指标。使用这种方法，根据整机基准时基源进行PLL锁相后100MHz时钟源，进行AD (模数转换器)250MHz LVPECL差分采样时钟源设计，其硬件结构如图1所示:
[0004]首先是进行倍频或分频处理得到250MHz，因为250MHz不是100MHz的整数倍，一次倍频无法实现。故需要先进行五倍频，然后选择二分频实现最终频率设计。由于倍频、分频处理后会产生谐波分量噪声，下一步进行250MHz带通滤波，使用ADS等软件可仿真设计一定带宽的250MHz滤波器。滤波之后为得到LVPECL差分采样时钟，需要进行单端转差分驱动设计，这是因为:首先，差分驱动对驻留在电源和接地层上共模信号具有高抗扰度，单端时钟源倾向于拾取这些杂散信号，从而降低杂散和噪声性能；其次，差分时钟的压摆率能力两倍于单端时钟源。因此，差分时钟是大多数高性能装换器的首选。选择相应PECL逻辑器件作为时钟驱动器，最终得到250MHz差分时钟信号。
[0005]现有测量仪器中为实现高质量采集同步时钟设计，虽采用高稳时基准作为参考方案，但最终设计得到的时钟源指标经常会不高，且成本较高、设计结构复杂。现有技术的缺点主要体现在以下几个方面:
[0006](1)通常情况下，AD或DA参考时钟不一定是参考源的整数倍，这种情况下，选择有源倍频和分频芯片，还可以选择小数倍频时钟发生器。一方面，此类有源倍频或分频器件的外围电路较为复杂，占用空间较大，同时有源器件会引入一定噪声影响。另一方面，高性能时钟发生器成本较大，其封装引脚多，电路复杂。
[0007](2)为消除带外噪声干扰，尤其是谐波、次谐波等噪声，时钟源需设计通带滤波器进行滤波，使用匹配网络滤波器通常会有效消除带外远端噪声，但由于滤波器设计会受电容、电感等器件本身特性影响，很难设计出带宽很窄的滤波器，因此近端噪声很难滤除干净，从而会降低最终采样时钟质量。
[0008](3)传统差分时钟设计方法大多是根据时钟信息，选择相应转换器，得到需要的差分形式。在选择驱动转换器的逻辑器件时，通常无法提供最高的性能水平，目前据相关资料统计大多数系列的逻辑器件存在的抖动最小大约在200fs以上，而且逻辑驱动器也会引入噪声。所以进行高质量时钟源设计，这些都是考虑的因素。
【发明内容】
[0009]为解决上述现有技术中的不足，本发明提出了一种高性能同步时钟参考源和同步时钟参考产生方法，从全局设计进行考虑，简化了电路，降低器件成本，根据本发明的教导类推，可设计出一定频率范围的高性能时钟参考源。
[0010]本发明的技术方案是这样实现的:
[0011]—种高性能同步时钟参考源，包括:倍频器装置、滤波装置、电平转换输出装置；
[0012]所述倍频器装置完成对基准源输入的倍频处理，得到所需时钟频率源；
[0013]所述滤波装置分为两级，一级装置采用匹配网络滤波器滤除基准源信号远端谐波分量，二级装置采用声表面波滤波器进一步消除信号近端噪声，得到高质量时钟信号；
[0014]所述电平转换输出装置采用单端正弦波转差分电平标准芯片对时钟信号进行电平转换。
[0015]可选地，所述基准源时钟为仪器时基准PLL锁相得到，与整机时基准实现时钟同步；然后通过倍频装置、滤波装置、电平装换输出装置得到时钟信号。
[0016]可选地，使用变容二极管实现倍频，采用单片放大器进行功率放大，设计微波倍频器的微带带通滤波器，最后加入微带隔离器；
[0017]采用二分频器件分频，整个倍频装置的输入和输出电路进行阻抗匹配。
[0018]可选地，信号通道使用50欧姆阻抗匹配。
[0019]基于上述同步时钟参考源，本发明还提供了一种同步时钟参考产生方法:
[0020]首先，对基准源进行功率匹配调整，并设计增益；
[0021]然后，根据时钟频率是否是基准源的整数倍，选择分频器；经过带通滤波及阻抗匹配后，使用功率放大器进行功率调整；
[0022]接下来，低阶带通滤波器网络采用低阶带通滤波器对带外噪声进行抑制，后端使用声表面波滤波器消除近端频偏噪声；
[0023]经过阻抗匹配后，进行LVPECL差分驱动装置前，进行功率调整；
[0024]LVPECL差分信号使用直流耦合进行阻抗匹配，输出高稳参考时钟。
[0025]可选地，通过增加晶体滤波器的数量提高时钟信号近端相噪指标。
[0026]可选地，LVPECL差分信号使用直流耦合进行阻抗网络匹配的步骤，具体为:在输出端使用两个电阻短接，接收端使用电阻匹配阻抗，中间使用电容进行隔直处理。
[0027]基于上述同步时钟参考源，本发明还提供了一种同步时钟250MHz参考产生方法:
[0028]首先，对100MHz时钟源进行功率匹配调整，设计增益15dB ;
[0029]然后，根据时钟频率是否是基准源的整数倍，选择分频器；经过带通滤波及50欧姆阻抗匹配后，使用单片功率放大器进行功率调整至15dBm ;
[0030]接下来，低阶带通滤波器网络输入和输出端使用50欧姆匹配处理，250MHz信号通道低阶带通滤波器设置带宽为125MHz，对带外噪声进行抑制，后端使用250MHz声表面波滤波器消除近端频偏噪声；
[0031]经过阻抗匹配后，进行LVPECL差分驱动电路前，进行功率调整；
[0032]LVPECL差分信号使用直流耦合进行阻抗网络匹配，在输出端使用两个130欧姆电阻短接，接收端使用100欧姆电阻匹配阻抗，中间使用电容进行隔直处理。
[0033]可选地，通过增加晶体滤波器的数量提高时钟信号近端相噪指标。
[0034]本发明的有益效果是:
[0035](1)采用整机提供基准时钟源参考解决不同步问题，而且无需复杂电路设计，降低器件成本；
[0036](2)倍频装置采用二极管等无源器件匹配网络设计微波倍频器和带通滤波器，相较传统采用倍频芯片和外围电路方案，大大简化电路设计，只需使用ADS等软件进行所需时钟信息进行仿真验证，而且无源器件的使用也避免了电源噪声的引入；
[0037](3)采用带通滤波网络和声表面波滤波器相结合的方式，一方面可大大降低带通滤波器的阶数，一定范围内增加通道滤波器的带宽，提高设计和调试的效率，减少器件数量；另一方面，前置滤波器近端噪声不能完全消除，可通过后端滤波器进行消除，最终可消除前端信号的谐波噪声、杂散；
[0038](4)采用超低相噪LVPECL标准的逻辑器件，由于电子技术的发展，相位抖动在几十fs量级的逻辑器件成为现实，可满足高性能差分时钟源驱动的需要。
【附图说明】
[0039]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0040]图1为现有技术中AD转换器LVPECL差分采样时钟源设计硬件结构图；
[0041]图2为本发明的高性能同步时钟参考源的硬件结构图；
[0042]图3为本发明的信号处理流程图。
【具体实施方式】
[0043]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0044]在电子测量领域，测量仪器在进行模拟信号和数字信号相互转换(A/D、D/A)时需要提供稳定可靠的尚性能时钟参考源，时钟频率最尚达到几百MHz。一般情况下，整机提供时基参考频率性能指标较高，频率低，因而需要倍频或分频处理后产生时钟源，但处理过程中易产生多次谐波分量，干扰级联电路，影响仪器测试状态。另一方面，使用固定频率晶振直接提供参考源，或使用低频晶振和倍频芯片级联方式提供参考源，这两种方式都选用外部晶振作为时钟参考源，与整机时基不同步，时钟频率会产生相位误差，而且固定高频晶振的相位噪声指标低，进而会影响通道信号采样质量。
[0045]本发明的技术方案是构建一种优化的高质量时钟源，构建的系统中包括倍频器装置、滤波装置、电平转换输出等部分。倍频器装置完成对基准源输入的倍频处理得到所需时钟频率源，采用无源分立二