专利名称：用于调节同步时钟信号的方法和装置的制作方法
技术领域：
本发明涉及调节时序信号。
背景技术：
如果不能相对于数据信号对与该数据信号相关的时钟信号进行正 确定时，则可能丢失该数据信号承载的信息。诸如电子测试设备的特 定设备可以提供与诸如被测器件的器件的数据信号对准的同步时钟信 号。由于该器件的外部的设备提供这些同步时钟信号，所以该时钟信 号有时可能与该器件提供的数据信号失调。在使用超高速数据信号和 时钟信号时，同步时钟信号的失调尤其严重。
另一种布置是使特定设备从该器件处接收源同步时钟信号和数据 信号。通常，源同步时钟信号不与和它们相关的数据信号失调。然而， 将源同步时钟信号分别送到需要将该时钟信号与相关数据信号进行比 较的特定设备上的多个信道的方式可能效率较低，而且可能难以负担。
发明内容
本发明的说明性实施例描述了一种用于使同步时钟信号与和该同 步时钟信号来自不同信源的数据信号对齐的方法和装置。例如，在诸 如测试设备的设备中可以采用本发明实施例，以在内部产生产生良好 定时的同步时钟信号，以便与从外部信源收到的数据信号相关。
本发明的说明性实施例提供了一种方法，如果在偏移同步时钟信 号脉冲之前数据信号发生转换，则通过使该同步时钟信号超前，例如 通过减小该同步时钟信号的延迟，来校准同步时钟信号。使该偏移同 步时钟信号相对于该同步时钟信号延迟二分之一周期。在该说明性实施例中，如果在该偏移同步时钟信号脉冲之后，数据信号发生转换， 则可以增加该同步时钟信号的延迟。
本发明的另一个说明性实施例提供了一种用于提供同步时钟信号 的方法。在该说明性实施例中，可以使该同步时钟信号偏移半个周期， 以提供偏移时钟信号。可以利用该同步时钟信号的脉冲锁存数据信号， 以提供第一状态。可以利用另一个脉冲，例如，该同步时钟信号的下 一个脉冲，锁存该数据信号，例如，以提供第二状态。可以利用该偏 移时钟信号的脉冲锁存该数据信号，以提供第三状态。如果该第一状 态与该第二状态不同，而该第一状态与该第三状态相同，则减小该同 步时钟信号的延迟。如果该第一状态与该第二状态不同，而且该第一 状态与该第三状态不同，则可以增加该同步时钟信号的延迟。
本发明的另一个说明性实施例提供了一种用于提供同步时钟信号 的装置。该说明性装置包括锁存电路系统，用于接收数据信号、同 步时钟信号以及偏移同步时钟信号。该说明性装置进一步包括与所述 锁存电路系统通信的比较电路系统。该比较电路系统从该锁存电路系 统接收锁存数据状态，对应于第一状态；另一个锁存数据状态，例 如，对应于第二状态的先前锁存数据状态；以及偏移锁存数据状态， 对应于第三状态。该说明性装置进一步包括与该比较电路系统通信的 可控延迟电路系统。该可控延迟电路系统接收该同步时钟信号，而且 如果该第一状态与该第二数据状态不同，则取决于该第二状态与该第 三状态相同还是不同，改变该同步时钟信号的延迟。在特定实施例中， 如果该第一状态与该第二状态不同，则取决于该第三状态与该第一状 态相同还是不同，该可控延迟电路系统可以改变该同步时钟信号的延 迟。
根据下面结合附图对说明性实施例所做的详细描述，可以更全面 理解本发明，附图中图l一3是根据本发明说明性实施例的数据信号、同步时钟信号以 及偏移时钟信号的时序图4是根据本发明的说明性实施例的用于调节同步时钟信号的定 时的方法的处理流程图5是根据本发明的说明性实施例的用于提供同步时钟信号的装 置的原理框图6是根据本发明的说明性实施例的用于提供同步时钟信号的装 置的原理框图；以及
图7是根据本发明的可选实施例的用于提供高速同步时钟信号的 装置的原理框图。
具体实施例方式
将参考数据信号、同步时钟信号和偏移时钟信号描述本发明的说 明性实施例。图1一3是示出数据信号、同步时钟信号和偏移时钟信号 的相对时间的时序图。参考图1，同步时钟信号IO包括一串同步时钟 脉冲12，该同步时钟脉冲12的周期14对应于数据信号18的数据时间 周期(datacycle) 16。偏移时钟信号20包括一串偏移时钟脉冲22，该 偏移时钟脉冲22具有与该同步时钟信号相同的周期14，但是比同步时 钟脉冲12偏移1/2周期(例如，数据时间周期16的一半)。图l所示 的信号表示的是理想时序，其中，同步时钟脉冲12应该出现在每个数 据时间周期16的中心(例如，在时间A)。在图l所示的理想图中， 数据信号18的任何转换都应该与偏移时钟脉冲22同时发生(例如， 在时间B)。
图2是示出在同步时钟脉冲12不出现在每个数据时间周期的中心 的系统中，数据信号、同步时钟信号和偏移时钟信号之间关系的时序 图。更确切地说，图2所示的同步时钟脉冲12出现在每个数据时间周 期的中心之前。对于超前的同步时钟信号10，偏移时钟信号20超前， 而且偏移脉冲22不与数据信号18的转换同时发生。在本发明的说明 性实施例中，如果数据信号18发生转换，则通过确定数据信号18在偏移时钟脉冲22时的状态与该数据信号在先前同步时钟脉冲12时的 状态相同，可以识别超前同步时钟信号。
图3是示出在同步时钟脉冲12不出现在每个数据时间周期的中心
的另一个系统中，数据信号、同步时钟信号和偏移时钟信号之间关系
的时序图。更确切地说，图3所示的同步时钟脉冲12出现在每个数据 时间周期的中心之后。对于滞后的同步时钟信号10，偏移时钟信号20 滞后，而且偏移脉冲22不与数据信号18的转换同时发生。在本发明 的说明性实施例中，如果数据信号18发生转换，则通过确定数据信号 18在偏移时钟脉冲22时的状态与该数据信号在先前同步时钟脉冲12 时的状态不同，可以识别滞后同步时钟信号。
参考图4，说明根据本发明的说明性实施例调整同步时钟信号相对 于数据信号的时间的方法。在存储步骤24，存储数据信号18在第一同 步时钟脉冲12时的状态。在锁存步骤26，存储在第二同步时钟脉冲 15时的数据信号18的状态。应该明白，在此使用的术语"第一"、"第 二"和"第三"等不用于识别信号中的初始、第二和第三脉冲或者状 态，而用于识别信号或者各信号中相对于彼此之间的任意位置的脉冲 或者状态。在偏移锁存步骤28，在第一同步时钟脉冲12与第二同步时 钟脉冲15之间出现的偏移时钟脉冲22的时间，存储数据信号18的状 态。
在说明性实施例中，可以执行第一比较步骤30，以确定数据信号 18在第一同步时钟脉冲12与第二同步时钟脉冲15之间是否发生转换。 在第一比较步骤30，可以将在存储步骤24存储的、数据信号18在第 一同步时钟脉冲12时的状态与在锁存步骤26存储的、数据信号18在 第二同步时钟脉冲15时的状态进行比较。如果这些状态不同，则发生 转换，而且可以执行第二比较步骤32，以确定同步时钟信号IO是超前 还是滞后。如果这些状态相同，则没有发生转换。如果没有发生转换， 则在存储步骤24，可以存储数据信号18在第二同步时钟脉冲15时的状态，以便在下面重复该说明性实施例的方法时使用它。
在第二比较步骤32，可以将在存储步骤24存储的、数据信号18 在第一同步时钟脉冲12时的状态与在偏移锁存步骤28存储的、数据 信号18在偏移时钟脉冲22时的状态进行比较。如果在第二比较步骤 32比较的状态相同，则同步时钟信号10超前，因此，可以执行延迟步 骤34，以使该同步时钟信号10的脉冲接近对准数据信号18的时间周 期(cycle)中心。如果在第二比较步骤32比较的状态不同，则同步时 钟信号IO滞后，因此，可以执行提前步骤36，以使同步时钟信号10 的脉冲接近对准数据信号18的时间周期中心。在这两种情况下，均可 以在存储步骤存储数据信号18在第二同步时钟脉冲15时的状态，以 便在下面重复该说明性实施例的方法时使用它。
参考图5，描述根据本发明的典型实施例用于调整同步时钟信号相 对于数据信号的时间的装置。将数据信号18、同步时钟信号10以及偏 移时钟信号20送到锁存电路系统38。在该说明性实施例中，还将该同 步时钟信号10送到提供偏移时钟信号20的偏移电路系统40。锁存电 路系统38存储数据信号18在同步时钟信号10和偏移时钟信号20的 每个脉冲时的状态。在该说明性实施例中，锁存电路系统38与比较电 路系统48通信，而且将下述状态送到比较电路系统48:在第一同步时 钟脉冲时(图1一3中的对象12)存储的数据信号18的第一状态42; 第二同步时钟脉冲时(图l一3中的对象15)存储的数据信号18的第 二状态44;以及出现在第一同步时钟脉冲(图l一3中的对象12)与 第二同步时钟脉冲(图l一3中的对象15)之间的偏移时钟脉冲(图1 一3中的对象22)时存储的数据信号18的第三状态46。
在该说明性实施例中，比较电路系统48与可控延迟电路系统50 通信。如果第一状态42与第二状态44不同，而且第一状态42与第三 状态46不同，则比较电路系统48将提前信号(即，减小延迟信号) 送到可控延迟电路系统50。如果第一状态42与第二状态44不同，而第一状态42与第三状态46相同，则比较电路系统48将时延信号(即， 增加延迟信号)送到可控延迟电路系统50。在该说明性实施例中，延 迟电路系统52设置在比较电路系统48与可控延迟电路系统50之间， 以使该提前信号和时延信号相对于该装置内的信号超前或者滞后足够 长时间，从而确定跟踪先前的提前信号或者时延信号。
将参考图6更详细说明根据本发明的说明性实施例用于调整同步 时钟信号相对于数据信号的时间的装置。将数据信号18送到第一锁存 器54和第二锁存器56。将同步时钟信号10送到第一锁存器54、第三 锁存器58、第四锁存器68、第五锁存器70、第六锁存器72以及第七 锁存器74的时钟输入。还将该同步时钟信号IO送到偏移电路系统75， 该偏移电路系统75使该同步时钟信号10偏移一半的时间周期，从而 将偏移同步时钟信号20送到第二锁存器56的时钟输入。将第一锁存 器54的输出设置为第三锁存器58的输入，以便第三锁存器58存储已 经在该同步时钟信号10的先前时间周期被存储在第一锁存器54内的 数据。
第三锁存器58的输出将第一状态送到第一异或门60 (下面称为 "XOR门")的一个输入和第二XOR门62的一个输入。第二锁存器 56将第三状态送到第二 XOR门62的另一个输入。第一锁存器54将第 二状态送到第一 XOR门60的另一个输入。
如果该第一状态与该第二状态不同，即，如果在第一同步时钟脉 冲12与第二同步时钟脉冲15之间发生数据信号转换(图l一3)，则 确定第一XOR门60的输出。因此，在该说明性实施例中，第一XOR 门60提供转换指示符信号。将第一XOR门60的输出送到第一与门64 的一个输入和第二与门66的一个输入。
第二XOR门62具有同相输出，如果第一状态与第二状态不同， 则该同相输出被确定；以及反相输出，如果第一状态与第三状态相同，则该反相输出被确定。本技术领域内的普通技术人员应该明白，通过
在连接到标准单输出XOR门的反相器的两侧设置连线，可以构造具有 反相输出和同相输出的XOR门，例如，第二XOR门62。
在该说明性实施例中，将第二 XOR门62的同相输出设置为第一 与门64的输入。在该说明性实施例中，将第二XOR门62的反相输出 设置为第二与门66的输入。因此，如果第一状态和第二状态不同，艮P， 发生转换而且第一状态和第三状态不同，即，同步时钟信号10滞后， 则确定第一与门64的输出。因此，可以将第一与门64的确定输出用 作时钟提前信号，以减小同步时钟信号IO的延迟。如果第一状态和第 二状态不同，即，发生转换，而第一状态和第三状态相同，即，同步 时钟信号IO超前，则确定第二与门66的输出。因此，可以将第二与 门66的确定输出用作时钟延迟信号，以增加同步时钟信号10的延迟。
在该说明性实施例中，将第一与门64的输出设置为第四锁存器68 的输入。将第二与门66的输出设置为第五锁存器70的输入。将第四 锁存器68的输出设置为第六锁存器72的输入。将第五锁存器70的输 出设置为第七锁存器74的输入。第四、第五、第六和第七锁存器68、 70、 72、 74均被同步时钟信号IO时钟控制，从而提供被定时的输出， 以确保XOR门60、 62和与门64、 66被确定而且在下一个偏移脉冲到 达之前XOR门60、 62和与门64、 66进行比较，以便在该比较过程中 使用位于第一同步时钟脉冲与第二同步时钟脉冲(图l一3中的对象12 和15)之间发生的正确偏移时钟脉冲。
将第六锁存器72的输出作为提前信号，即，增大延迟信号，送到 利用时钟信号78通信的可控延迟电路系统76，该可控延迟电路系统 76提供同步时钟信号10，而且在被确定时，使同步时钟信号10超前。 将第七锁存器74的输出作为延迟信号送到可控延迟电路系统76，而且 在被确定时，使该同步时钟信号延迟。参考图7，描述用于对高频同步时钟信号进行定时调整的本发明的 另一个说明性实施例。在该说明性实施例中，例如，时钟分频器将诸
如2 GHz时钟信号的同步时钟信号分频为多个移位同步时钟信号，例 如，4个8GHz的时钟信号。参考图5和6描述，基本上对多个移位同 步时钟信号分别设置锁存电路系统38、偏移电路系统40、比较电路系 统42以及延迟电路系统42。在该实施例中，通过与多个同步时钟信号 分别相关的比较电路系统42和延迟电路系统52提供递增信号和递减 信号。通过所述的加法与比较电路系统80计算该递增信号和递减信号 的平均值，根据该加法与比较电路系统80收到的递增信号的数量是大 于还是小于该加法与比较电路系统80收到的递减信号的数量，该加法 与比较电路系统80将递增信号或者递减信号送到利用2 GHz时钟信号 通信的可控延迟电路系统(未示出)。因此，该实施例提供了利用高 频数据信号自定中心的高频同步时钟信号。
尽管利用例如锁存器、锁存电路系统以及移位寄存器总体描述了 本发明的说明性实施例，但是本技术领域内的技术人员应该明白，在 不脱离本发明范围的情况下，可以利用其他各种电路系统，例如，寄 存器、触发器、存储器等代替锁存器、锁存电路系统和/或者移位寄存 器。
尽管参考同步时钟脉冲的中心和偏移时钟脉冲的中心，在图l一3 中总体描述并示出了定时脉冲，但是本技术领域内的技术人员应该明 白，各种电路系统也能够通过在时钟脉冲的上升沿或者下降沿上时钟 控制各单元来进行工作。应该明白，在不脱离本发明范围的情况下，
时钟信号与同步时钟信号对准可以与图l一3所示的不同，以适应对时 钟信号的上升沿或者下降沿做出响应的设备。
尽管根据数据信号和同步时钟信号描述了本发明的说明性实施 例，但是本技术领域内的普通技术人员应该明白，数据信号包括各种 信号类型，而且它可以包括例如被测试设备看作数据的时钟信号。应该明白，实际上，在不脱离本发明范围的情况下，可以利用与时钟信 号相关的任意类型的二进制信号代替在此描述的数据信号。
尽管在此基于将数据信号在先前同步时钟信号(图l一3中的对象
12)时的第二状态与该数据信号在偏移时钟脉冲(图l一3中的对象22)
时的第三状态进行比较，确定是使同步时钟信号超前或者滞后，总体 描述了本发明的说明性实施例，但是本技术领域内的普通技术人员应 该明白，在不脱离本发明范围的情况下，还可以将该数据信号在同步
时钟脉冲(图l一3中的对象15)时的第一状态与该数据信号在该偏移 时钟脉冲时(图l一3中的对象22)时的第三状态进行比较，以确定是 使该同步时钟信号滞后还是超前。
尽管关于被偏移半个数据时间周期或者半个同步时钟信号的周期 的偏移时钟脉冲，总体描述了本发明的说明性实施例，但是本技术领 域内的普通技术人员应该明白，在不脱离本发明范围的情况下，可以 设想利用相对于同步时钟信号偏移不同数量，例如，多个数据时间周 期或者几分之一数据时间周期的偏移信号来检测该同步时钟信号超前 还是滞后。
因此，本发明的说明性实施例提供了一种可以用于提供相对于数 据信号被精确定时的时钟信号的方法和装置。在此描述的方法和装置 相对于相关数据信号连续调整时钟信号，以便可以在诸如电子测试设 备的设备内利用该时钟信号代替源同步时钟信号。
应该明白，可以对在此描述的实施例进行各种修改。因此，不应 该认为上面的描述具有限制性意义，而应该认为它仅举例说明各种实 施例。在不脱离本发明范围的情况下，本技术领域内的技术人员可以 设想其他修改。
权利要求
1.一种用于校准同步时钟信号的方法，包括如果在偏移同步时钟的脉冲之前，发生数据信号的转换，则减小同步时钟信号的延迟，其中，所述偏移同步时钟相对于所述同步时钟延迟二分之一周期；以及如果在所述偏移同步时钟的脉冲之后，发生所述数据信号的所述转换，则增加所述同步时钟信号的延迟。
2. 根据权利要求l所述的方法，进一步包括将所述数据信号的第一状态与所述数据信号的第二状态进行比 较，其中，所述数据信号的所述第一状态与同步时钟信号的第一同步 时钟脉冲相符，并且所述数据信号的所述第二状态与所述同步时钟信 号的第二同步时钟脉冲相符；以及将所述数据信号的第三状态与所述数据信号的所述第一状态进行 比较，其中，所述数据信号的所述第三状态与偏移同步时钟脉冲相符；其中，如果所述数据信号的所述第一状态与所述数据信号的所述 第二状态不同，则修改所述延迟。
3. 根据权利要求2所述的方法，其中如果所述数据信号的所述第一状态和第二状态中的较晚的一方与 所述数据信号的所述第三状态不同，则增加所述延迟；以及如果所述数据信号的所述第一状态和第二状态中的较晚的一方与 所述数据信号的所述第三状态相同，则减小所述延迟。
4. 根据权利要求2所述的方法，其中，所述第一同步时钟脉冲和 第二同步时钟脉冲相邻。
5. 根据权利要求l所述的方法，进一步包括如果所述数据信号的第一状态与所述数据信号的第二状态不同，则提供转换指示符信号，其中，所述数据信号的所述第一状态与同步 时钟信号的第一同步时钟脉冲相符，并且所述数据信号的所述第二状 态与所述同步时钟信号的第二同步时钟脉冲相符；如果所述数据信号的第三状态与所述数据信号的所述第一状态不 同，则提供时钟延迟信号，其中，所述数据信号的所述第三状态与在 所述第一同步时钟脉冲和所述第二同步时钟脉冲之间发生的偏移同步 时钟脉冲相符；其中，所述第一同步时钟脉冲晚于所述第二同步时钟 脉冲发生；以及如果所述数据信号的所述第三状态与所述数据信号的所述第一状 态相同，则提供时钟提前信号。
6.根据权利要求5所述的方法，进一步包括对于所述同步时钟信号的多个周期，重复进行提供转换指示符信 号、提供时钟延迟信号以及提供时钟提前信号的步骤；如果与在所述多个周期上提供所述转换指示符信号和所述时钟提 前信号相比，在所述多个周期上提供所述转换指示符信号和所述时钟 延迟信号更频繁，则增加所述同步时钟信号中的延迟；以及如果与在所述多个周期上提供所述转换指示符信号和所述时钟延 迟信号相比，在所述多个周期上提供所述转换指示符信号和所述时钟 提前信号更频繁，则减小所述同步时钟信号中的延迟。
7. —种用于提供同步时钟信号的方法，包括 使所述同步时钟信号偏移半个周期，以提供偏移时钟信号； 利用所述同步时钟信号的脉冲来锁存数据信号，以提供第一状态; 锁存所述同步时钟信号的第二脉冲，以提供第二状态；以及 利用所述偏移时钟信号的脉冲来锁存数据信号，以提供第三数据 状态；如果所述第一状态与所述第二状态不同，则改变所述同步时钟信 号中的延迟。
8. 根据权利要求7所述的方法，其中，在所述同步时钟信号的所述第一脉冲之前，发生所述同步 时钟信号的所述第二脉冲，以及 其中，所述改变步骤包括如果所述第一状态与所述第三状态相同，则减小所述同步时钟信 号中的所述延迟；以及如果第一状态与所述第三状态不同，则增加所述同步时钟信号中 的所述延迟。
9. 一种用于提供同步时钟信号的装置，包括锁存电路系统，接收数据信号、同步时钟信号以及偏移同步时钟 信号；比较电路系统，与所述锁存电路系统通信，并从所述锁存电路系 统接收对应于第一状态的锁存数据状态、对应于第二状态的第二锁存数据状态以及对应于第三状态的偏移锁存数据状态；以及可控延迟电路系统，与所述比较电路系统通信，其中，所述可控 延迟电路系统接收所述同步时钟信号，而且如果所述锁存数据状态与 所述第二锁存数据状态不同，则改变所述同步时钟信号中的延迟。
10. 根据权利要求9所述的装置，其中，所述可控延迟电路系统 用于如果所述第一状态与所述第二状态不同，则取决于所述第一状态 或者第二状态是否与所述第三状态相同，延迟或者提前所述同步时钟。
11. 根据权利要求9所述的装置，进一步包括与所述锁存电路系 统通信的偏移电路系统，其中，所述偏移电路系统接收所述同步时钟 信号，并且将所述偏移同步时钟信号提供到所述锁存电路系统。
12. 根据权利要求9所述的装置，其中，所述比较电路系统包括 第一异或门，其与所述锁存电路系统通信并且从所述锁存电路系统接收所述第一状态和所述第二状态。
13. 根据权利要求9所述的装置，其中，所述比较电路系统进一 步包括与所述锁存电路系统通信的第二异或门，其中，所述第二异或 门从所述锁存电路系统接收所述第一状态和所述第三状态。
14. 根据权利要求13所述的装置，其中，所述第二异或门包括同相输出和反相输出。
15. 根据权利要求14所述的装置，其中，所述比较电路系统进一 步包括第一与门，从所述第二异或门接收所述同相输出并且从所述第一异或门接收同相输出；以及第二与门，从所述第二异或门接收所述反相输出并且从所述第一 异或门接收所述同相输出。
16. 根据权利要求15所述的装置，进一步包括第四锁存器，由所述同步时钟信号进行时钟控制，而且从所述第一与门接收信号；第五锁存器，由所述同步时钟信号进行时钟控制，而且从所述第 二与门接收信号；第六锁存器，由所述同步时钟信号进行时钟控制，从所述第四锁 存器接收信号，并且将信号提供到所述可控延迟电路系统；以及第七锁存器，由所述同步时钟信号进行时钟控制，从所述第五锁 存器接收信号，并且将信号提供到所述可控延迟电路系统。
17. 根据权利要求9所述的装置，其中，所述锁存电路系统进一 步包括第一锁存器，接收所述数据信号，其中，所述第一锁存器由所述 同步时钟信号进行时钟控制；以及第二锁存器，接收所述数据信号，其中，所述第二锁存器由所述偏移同步时钟信号进行时钟控制。
18. 根据权利要求17所述的装置，进一步包括从所述第一锁存器 接收所述第二状态的第三锁存器，其中，所述第三锁存器由所述同步 时钟信号进行时钟控制。
19. 根据权利要求9所述的装置，进一步包括延迟电路系统，其被布置在所述比较电路系统与所述可控延迟电路系统之间。
20. 根据权利要求9所述的装置，进一步包括时钟分频器电路系统，将多个同步时钟信号通信到所述锁存电路系统，其中，所述多个同步时钟信号相对于彼此是时移的；相应偏移同步时钟信号，对于所述多个同步时钟信号中的每个， 所述相应偏移同步时钟信号与所述锁存电路系统通信，其中，所述比 较电路系统接收与所述多个同步时钟信号的每个的脉冲相对应的相应 第一状态、与所述多个偏移同步时钟信号的每个的脉冲相对应的相应 第三状态、以及与另外的所述多个同步时钟信号的第一状态相对应的 相应第二状态；以及平均电路系统，其与所述比较电路系统以及所述可控延迟电路系 统通信，其中，对于相应锁存数据状态以及偏移锁存数据状态，所述 平均电路系统平均比较结果，而且将平均比较提供到所述可控延迟电 路系统。
全文摘要
如果在相对于同步时钟信号延迟二分之一周期的偏移时钟信号的脉冲之前，数据信号发生转换，则能够通过减小该同步时钟信号的延迟，以相对于数据信号调整的同步时钟信号。如果在该偏移同步时钟信号的脉冲之后，发生该数据信号的转换，则该同步时钟信号能够延迟。
文档编号H04L7/033GK101300772SQ200680040976
公开日2008年11月5日 申请日期2006年10月26日 优先权日2005年10月31日
发明者乔治·W·康内尔 申请人:泰瑞达公司