参考时钟信号缓冲器中的缓冲器输入阻抗补偿的制作方法

参考时钟信号缓冲器中的缓冲器输入阻抗补偿的制作方法
【专利摘要】用于管理参考时钟信号的系统(10)包括XO(22)；耦合到该XO(22)并配置成驱动该XO(22)所生成的参考时钟信号的信号缓冲器(24)；以及耦合到该信号缓冲器(24)的第一IC(12)。该第一IC(12)包括：XO输入缓冲器(32)，配置成接收参考时钟信号，在启用操作状态与禁用状态间切换，以及当处于启用状态中时具有第一操作阻抗；阻抗等效电路(34)，配置成在XO输入缓冲器(32)处于其禁用状态中时处于启用操作状态并且反之同理，以及当处于启用状态中时具有等效于第一操作阻抗的第二操作阻抗；以及控制机构(36)，配置成将XO输入缓冲器(32)和阻抗等效电路(34)在启用状态与禁用状态之间切换。
【专利说明】参考时钟信号缓冲器中的缓冲器输入阻抗补偿
[0001] 背景
[0002] 无线通信技术的进步已极大地增加了当今的无线通信设备的多功能性。这些进步 已使得无线通信设备从简单的移动电话和寻呼机演进成能够广为实现各种各样的功能性 (诸如多媒体记录和回放、事件安排、文字处理、电子商务等）的高端计算设备。进一步，从 前需要大而笨重的电路系统的无线收发机现在可以实现在单一而紧凑的集成电路（1C)或 者半导体芯片内，从而使得能够从单一设备经由许多不同的无线电接入技术（RAT)来进行 通信。
[0003] 在无线通信设备中利用功率管理集成电路（PMIC)来驱动由与该PMIC相关联的晶 体振荡器（XO)所生成的参考时钟信号。替换地，XO可以直接驱动参考时钟信号。参考时钟 信号被称为XO信号。XO信号是从PMIC (或者在直接驱动式XO信号情形中，为从XO本身） 处的缓冲器提供并且在耦合到该PMIC的一个或多个1C处的XO缓冲器处被接收的。
[0004] 无线通信设备可以采用多芯片配置，其中在PMIC处有两个或更多个1C，这些1C的 XO输入缓冲器连接到同一片外XO驱动器。当1C处于活跃操作中时，该1C的XO输入缓冲 器将获取自该PMIC的XO输入信号传达至该1C的其他组件，诸如用于解调、频率合成或者 对无线信号进行其他处理的锁相环（PLL)。替换地，1C可以被置于非活跃模式中，藉此其不 使用该XO输入信号。当1C处的XO输入缓冲器从活跃模式转换到非活跃模式（或者反之） 时，该转换引起该缓冲器的阻抗的变化。该阻抗变化更改了 PMIC缓冲器所见的输入阻抗， 并且，作为结果，引起了向每个连接着的1C提供的XO输入信号的相位和/或延迟的变化。
[0005] 概述
[0006] 本文中描述了用于管理参考时钟信号的系统的示例。该系统包括XO、耦合到该XO 并且配置成驱动该XO所生成的参考时钟信号的信号缓冲器、以及耦合到该信号缓冲器的 第一 1C。第一 1C包括配置成接收该参考时钟信号的XO输入缓冲器。该XO输入缓冲器配 置成处于启用操作状态或者处于禁用状态，并且该XO输入缓冲器在处于启用状态中时具 有第一操作阻抗。第一 1C还包括阻抗等效电路，其配置成在该XO输入缓冲器处于其禁用 状态中时处于启用操作状态，并且在该XO输入缓冲器处于其启用状态时处于禁用状态。该 阻抗等效电路当在启用状态中操作时具有实质上等效于第一操作阻抗的第二操作阻抗。第 一 1C又包括控制机构，该控制机构耦合到该XO输入缓冲器和该阻抗等效电路并且配置成 将该XO输入缓冲器和该阻抗等效电路在启用状态和禁用状态之间切换。
[0007] 此系统的实现可包括以下特征中的一项或多项。阻抗等效电路配置成在其启用状 态中消耗的电流比XO输入缓冲器被配置成在其启用状态中所消耗的电流要少。该阻抗等 效电路配置成在其启用状态中消耗的电流比XO输入缓冲器被配置成在其启用状态中所消 耗的电流少至少百分之九十。第一操作阻抗和第二操作阻抗相差不超过与耦合到该信号缓 冲器的一个或多个1C相关联的输入阻抗变动容限，这一个或多个1C包括第一 1C。输入阻 抗变动容限被定义为这一个或多个1C的本机振荡器（LO)相移容限或者这一个或多个1C 的PLL容限中的至少一者的函数。输入阻抗变动容限被定义为耦合到该信号缓冲器的1C 的数目的函数。输入阻抗变动容限被定义为使得该阻抗等效电路在其启用状态中的操作所 导致的参考时钟信号的相移不超过可容忍相移。参考时钟信号的可容忍相移为大约30皮 秒。参考时钟信号的可容忍相移为大约20度。
[0008] 此方法的实现可附加地或代替地包括以下特征中的一项或多项。第一 1C配置成 处于启用操作状态或者处于禁用状态，并且控制机构配置成在第一 1C进入禁用状态时将 XO输入缓冲器置于禁用状态并将阻抗等效电路置于操作状态。耦合到该信号缓冲器的第 二1C，第二1C包括第二XO输入缓冲器、第二阻抗等效电路以及第二控制机构，其中第二阻 抗等效电路具有实质上等效于第二XO输入缓冲器的操作阻抗的操作阻抗。该XO输入缓冲 器包括第一 P沟道金属氧化物半导体场效应管（MOSFET)、耦合到第一 p沟道MOSFET的第一 电阻器、以及耦合到第一电阻器的第一 n沟道MOSFET。该阻抗等效电路包括第二电阻器、 并联耦合到第二电阻器的第二P沟道MOSFET、耦合到第二电阻器的第三电阻器、以及并联 耦合到第三电阻器的第二n沟道MOSFET，并且第二p沟道MOSFET和第二n沟道MOSFET被 部署并配置为源极和漏极短路，以使得第二P沟道MOSFET和第二n沟道MOSFET作为M0S 电容器来操作。第一 P沟道MOSFET和第二p沟道MOSFET具有相等的指长和指宽，并且第 一 n沟道MOSFET和第二n沟道MOSFET具有相等的指长和指宽。该控制机构包括耦合到X0 输入缓冲器和阻抗等效电路的至少一个开关。该至少一个开关配置成在X0输入缓冲器处 于启用状态中时，将该X0输入缓冲器耦合到信号缓冲器并且将阻抗等效电路从信号缓冲 器解耦，以及在X0输入缓冲器处于禁用状态中时将该X0输入缓冲器从信号缓冲器解耦并 且将阻抗等效电路耦合到信号缓冲器。该至少一个开关配置成在X0输入缓冲器处于启用 状态中时，将X0输入缓冲器耦合到驱动电压并且将阻抗等效电路从驱动电压解耦，以及在 X0输入缓冲器处于禁用状态中时，将X0输入缓冲器从驱动电压解耦并且将阻抗等效电路 耦合到驱动电压。包括该信号缓冲器的PMIC。该X0包括该信号缓冲器。
[0009] 本文中描述了用于调控X0输入阻抗的系统的示例。该系统包括X0、耦合到该X0 并且配置成驱动该X0所生成的参考时钟信号的信号缓冲器、以及耦合到该信号缓冲器的 第一 1C。第一 1C包括配置成接收该参考时钟信号的X0输入缓冲器。该X0输入缓冲器配 置成处于启用操作状态或者处于禁用状态，并且该X0输入缓冲器在处于启用状态中时具 有第一操作阻抗。第一 1C还包括用于当X0输入缓冲器处于禁用状态中时，使在该信号缓 冲器处观测到的输入阻抗实质上等效于第一输入阻抗的阻抗补偿装置。
[0010] 此系统的实现可包括以下特征中的一项或多项。该阻抗补偿装置包括用于在X0 输入缓冲器处于其禁用状态中时在启用状态中操作的装置，其中该阻抗补偿装置在处于启 用状态时具有实质上等效于第一操作阻抗的第二操作阻抗；以及用于在该X0输入缓冲器 处于其操作状态中时在禁用状态中操作的装置。第一操作阻抗和第二操作阻抗相差不超过 与耦合到该信号缓冲器的一个或多个1C相关联的输入阻抗变动容限，这一个或多个1C包 括第一 1C。输入阻抗变动容限被定义为这一个或多个1C的L0相移容限或这一个或多个 1C的PLL容限中的至少一者的函数。输入阻抗变动容限被定义为耦合到该信号缓冲器的 1C的数目的函数。输入阻抗变动容限被定义为使得该阻抗补偿装置在启用状态中的操作所 导致的参考时钟信号的相移不超过可容忍相移。参考时钟信号的可容忍相移为大约30皮 秒。参考时钟信号的可容忍相移为大约20度。
[0011] 此系统的实现可附加地或代替地包括以下特征中的一项或多项。该阻抗补偿装置 在处于禁用状态中时具有零操作阻抗。该阻抗补偿装置配置成在其启用状态中消耗的电流 比X0输入缓冲器被配置成在其启用状态中所消耗的电流要少。该阻抗补偿装置配置成在 其启用状态中消耗的电流比X0输入缓冲器被配置成在其启用状态中所消耗的电流少至少 百分之九十。控制装置，耦合到X0输入缓冲器和阻抗补偿装置并且用于将该X0输入缓冲 器和该阻抗补偿装置在启用状态和禁用状态之间切换。第一 1C配置成处于启用操作状态 或者处于禁用状态，并且控制装置包括用于在第一 1C进入禁用状态时将X0输入缓冲器置 于禁用状态并且将阻抗补偿装置置于启用状态的装置。控制装置包括用于在X0输入缓冲 器处于启用状态中时，将X0输入缓冲器耦合到信号缓冲器并且将阻抗补偿装置从信号缓 冲器解耦的装置，以及用于在X0输入缓冲器处于禁用状态中时将该X0输入缓冲器从信号 缓冲器解耦并且将阻抗补偿装置耦合到信号缓冲器的装置。该控制装置包括用于在X0输 入缓冲器处于启用状态中时，将该X0输入缓冲器耦合到驱动电压并且将阻抗补偿装置从 驱动电压解耦的装置，以及在X0输入缓冲器处于禁用状态中时将X0输入缓冲器从驱动电 压解耦并且将阻抗补偿装置耦合到驱动电压的装置。包括该信号缓冲器的PMIC。该X0包 括该信号缓冲器。
[0012] 本文中描述了操作无线收发机单元的方法的示例。该方法包括将源参考信号供应 至第一 1C的输入，第一 1C包括在输入缓冲器处于启用状态时在输入处呈现第一阻抗的输 入缓冲器，该输入缓冲器配置成处于启用状态或者处于禁用状态；将该输入缓冲器的状态 从启用状态改变到禁用状态；并且在该输入缓冲器处于禁用状态时在该输入处呈现第二阻 抗，其中第二阻抗实质上等效于第一阻抗。
[0013] 此方法的实现可包括以下特征中的一项或多项。呈现第二阻抗包括消耗的电流比 输入缓冲器在处于启用状态中时消耗的电流要少。在输入处呈现出第二阻抗，以使得第一 阻抗与第二阻抗相差不超过与耦合到该输入的一个或多个1C相关联的阻抗变动容限，这 一个或多个1C包括第一 1C。阻抗变动容限被定义为这一个或多个1C的L0相移容限、这一 个或多个1C的PLL容限、或者耦合到该输入的1C的数目中的至少一者的函数。阻抗变动 容限被定义为使得在该输入处呈现第二阻抗导致的源参考信号的相移不超过可容忍相移。 源参考信号的可容忍相移为大约30皮秒。源参考信号的可容忍相移为大约20度。该呈现 包括启用第一 1C的阻抗等效结构。该改变包括通过设置与输入缓冲器相关联的第一控制 信号来禁用该输入缓冲器；并且该呈现进一步包括通过设置与阻抗等效结构相关联的第二 控制信号启用该阻抗等效结构。通过将第一控制信号反相来获得第二控制信号。该改变包 括通过将输入缓冲器从驱动电压解耦来禁用该输入缓冲器；并且该呈现进一步包括通过将 阻抗等效结构耦合到驱动电压来启用该阻抗等效结构。该改变包括通过将输入缓冲器从第 一 1C的输入解耦来禁用该输入缓冲器；并且该呈现进一步包括通过将阻抗等效结构耦合 到第一 1C的输入来启用该阻抗等效结构。
[0014] 本文中描述的计算机程序产品一示例驻留在处理器可读计算机存储介质上，并且 包括处理器可执行指令。这些指令配置成使得处理器标识第一 1C，第一 1C包括配置成接收 源参考信号的输入以及输入缓冲器，当该输入缓冲器处于启用状态时该输入缓冲器在输入 处呈现第一阻抗，该输入缓冲器配置成处于启用状态或者处于禁用状态；将该输入缓冲器 的状态从启用状态改变到禁用状态；以及响应该输入缓冲器正处于禁用状态，配置第二阻 抗被呈现在输入处，其中第二阻抗实质上等效于第一阻抗。
[0015] 本文描述的项目和/或技术可提供以下能力中的一者或多者、以及未提到的其他 能力。与1C相关联的X0输入缓冲器可以在将该1C置于禁用模式中时被禁用，藉此产生与 被禁用的1C相关联的额外的功率节省。X0信号驱动器的可伸缩性得到增加，这使得单一 X0信号源能以减少的针脚使用和更小的总电路大小来驱动比现有方法更大数目的1C。阻 抗补偿是使用与现有X0输入缓冲器中使用的相类似的电组件来实现的，藉此使制造成本 最小化并增强了制造和操作一致性。可提供其它能力并且并非根据本公开的每个实现都必 须提供所讨论的能力中的任一种，更不必说必须提供所讨论的全部能力。另外，通过不同于 所提及的手段来达成以上提及的效果是可能的，并且所提及的项目/技术可以并非必须产 生所提及的效果。
[0016] 附图简述
[0017] 图1是用于多芯片电路中的输入阻抗补偿和缓冲器休眠电流储备的系统的框图。
[0018] 图2是解说由IC X0输入缓冲器操作模式转换所引起的时钟信号相移的示图。
[0019] 图3是解说图2中所示的X0输入缓冲器的等效阻抗模型的电路图。
[0020] 图4是解说在启用模式中操作的第一 1C和在休眠模式中操作的第二1C的框图。
[0021] 图5-6是用于经由等效阻抗结构来调控图2中所示的X0输入缓冲器的输入阻抗 的系统的框图。
[0022] 图7是X0输入缓冲器的电路图。
[0023] 图8是具有输入阻抗匹配能力的图7中所示的X0输入缓冲器的电路图。
[0024] 图9是采用等效阻抗结构的多芯片时钟信号驱动器系统的框图。
[0025] 图10是具有输入分流电容器的图7中所示的X0输入缓冲器的电路图。
[0026] 图11是具有替换的输入阻抗匹配电路结构的图7中所示的X0输入缓冲器的电路 图。
[0027] 图12A-12B是图1中所示的控制机构的相应实现的框图。
[0028] 图13是图1中所示控制机构的附加实现的框图。
[0029] 图14是操作无线收发机单元的过程的流程框图。
[0030] 图15是计算机系统的示例的框图。
[0031] 详细描述
[0032] 本文中描述的是用于实现输入阻抗补偿方案的系统和方法。此类方案可以通过降 低通信设备内的晶体振荡器（X0)休眠模式电流消耗来保存使用多块无线电收发机芯片的 无线通信设备的电池寿命。例如，数块无线电收发机芯片中的每一块包含可操作以处理传 入参考时钟信号的输入缓冲器。在每块无线电收发机芯片处额外地部署了当被启用时仿效 该输入缓冲器的阻抗的电路或结构。该结构以与输入缓冲器互补的方式被启用或者禁用， 即，在输入缓冲器被禁用时该结构被启用，反之同理。通过这样做，无线电收发机芯片的阻 抗被保持近似为常量，藉此使阻抗改变对参考时钟信号的影响最小化，而同时降低了无线 电收发机芯片所消耗的电流量（相对于输入缓冲器的电流消耗而言）。
[0033] 参见图1，系统10包括通信地耦合到多个集成电路（1C) 12、14的功率管理集成电 路（PMIC) 20。PMIC 20包括配置成产生参考时钟信号（本文中也称为X0输入信号或者X0 信号）的X0 22。参考时钟信号在信号缓冲器24处被处理，并且从信号缓冲器24提供至所 耦合的1C 12、14。在此，信号缓冲器24是具有低输出阻抗的放大器，并且操作以放大参考 时钟信号的强度以便降低由于寄生信号分量和来自系统10的后续级的负载而造成的参考 时钟信号的降级。尽管系统10将XO 22解说为包括单独信号缓冲器24的PMIC 20的一部 分，但是X0 22也可以替换地是与PMIC不相关联的自立组件。在自立X0 22的情况中，X0 22本身对所产生的参考时钟信号执行缓冲和/或其他操作，包括信号缓冲器24的操作，以 使得参考时钟信号能够直接从X0 22提供至1C 12、14。
[0034] 系统10在多芯片配置中操作，以使得PMIC 20和X0 22驱动用于多个1C (这里是 两个1C 12、14)的参考时钟信号。尽管图1仅解说了两个1C 12、14,但是可以将任何数目 的1C耦合到PMIC 20。每个1C 12、14包括处理传入参考时钟信号并且将经处理的信号提 供给1C 12、14的一个或多个其他组件的X0输入缓冲器32。与信号缓冲器24类似，X0输 入缓冲器32是具有低输出阻抗的、操作以进行放大并降低参考时钟信号的降级的放大器。 这里，1C 12、14包括射频（RF)收发机，这些RF收发机根据各种无线电接入技术（RAT)来 操作，这些RAT诸如有码分多址（CMDA)、全球移动通信系统（GSM)、无线局域网（WLAN)接 入技术（诸如Wi-Fi)、个域网（PAN)接入技术（诸如蓝牙）、等等。为了这一目的，每个1C 12、14的X0输入缓存器32缓冲由PMIC 20和X0 22提供的参考时钟信号，并且将所缓冲的 时钟信号传达给IC12、14的一个或多个其他组件，诸如用来与解调和/或解码收到信号结 合地来跟踪收到信号的锁相环（PLL)。此外，1C 12、14可以包括本机振荡器（L0)，该L0基 于参考时钟信号经PLL、压控振荡器（VC0)和分频器电路来生成L0频率的信号。该L0频 率被选取为使得该L0信号能与在射频（RF)频率处接收到的信号混频，以便产生能更易于 由1C 12、14处理的频率的经混频信号。所缓冲的时钟信号也能够被倍频器和/或分频器 电路或者其他机构处理，以便生成具有为原始参考时钟信号的整数或分数比率（例如，2x、 3x、3. 5x、4x等）的各种频率的时钟信号，以供由与1C 12、14相关联的各个组件使用。
[0035] 在无线通信设备中，各种RAT能够按需被启用或禁用。换句话说，参见系统10,对 应于给定RAT的1C 12、14在对应RAT没有被该设备使用时能够被置于禁用（或者休眠） 模式中。一旦处在禁用模式中，当需要或期待对应RAT上的通信时，就能使1C 12、14回到 启用模式（即，重激活、唤醒等）。然而，使1C 12、14的X0输入缓冲器32的操作状态在启 用和禁用操作模式之间改变通常导致系统10的操作上的不一致性。例如，图2解说了为两 个X0缓冲器52、54驱动由X0 22产生的时钟信号的PMIC缓冲器40。印刷电路板（PCB)迹 线42和电容器44促成PMIC缓冲器40与X0缓冲器52、54的互连。PCB迹线42包括PMIC 20与1C 12、14之间的参考时钟配线，该参考时钟配线促成PMIC 20与1C 12、14之间的信 号通信。电容器44是具有选为在PMIC缓冲器40与X0缓冲器52、54之间隔离直流（DC) 偏压的电容的物理电容器。图表60和62示出了相应X0缓冲器52、54的输出处随时间推 移的时钟信号波形。在时间64,第二X0缓冲器54被禁用。作为禁用第二X0缓冲器54的 结果，在第一 X0缓冲器52处观测到的时钟信号发生了相移。
[0036] 更一般而言，启用或禁用X0缓冲器52、54引起了 X0参考信号中的瞬时相移。在 RF频率处，这一相移的范围是从启用或禁用X0缓冲器52、54(例如在大约824MHz处操作） 的情形中的大约5度到在启用或禁用NPLER(例如，在大约2170MHz处操作）的情景中的大 约60度，NPLER是X0缓冲器52、54的串联级，用来基于参考时钟信号生成不同频率。这些 相位改变导致诸如全球定位系统（GPS)或者广域网（WAN)接收的解调故障和/或PLL锁定 故障等的性能问题、诸如毗邻发射时隙之间的最大相移违规等的顺应性问题。优选地，在X0 22处，参考时钟相位改变所引起的在L0频率处的可容忍相位改变小于约30ps。与之形成 对比的是，当第二X0缓冲器54被切换到通或断时，图2所解说的相移达到约80ps。
[0037] 图2中所示的X0信号的相移是由当所连接着的X0缓冲器52、54被切换到通或断 时PMIC X0缓冲器40加载了不同输入阻抗所引起的。图3中的系统70解说了 X0缓冲器 52、54的简化的等效输入阻抗模型。X0缓冲器52、54的输入阻抗由电阻性组件Rpl、Rp2和 电容性组件Cpl、Cp2表示。如系统70所示，在PMIC X0缓冲器40处观察到的总输入阻抗 Zin 被表达为 Zin_bufferl | | Zin_buffer2,其中 Zin_bufferl 和 Zin_buffer2 分别表不 X0 缓冲器52、54的阻抗。若X0缓冲器52、54中的任一者被开启或关断，则被切换的缓冲器 52、54的输入阻抗发生改变，进而改变了总输入阻抗Zin。这里，激活或者解除激活第二X0 缓冲器54使得Rp2改变大约46 %，并使Cp2改变大约29 %。这些改变结合参考时钟信号 的交变本质便对PMIC缓冲器40引起了负载条件的改变。如以上所提及的，这些改变进而 导致了参考时钟信号的相位被改变了大约80ps。
[0038] 按常规，如图4中系统80所示，启用或者禁用X0缓冲器54、54所引起的输入阻抗 变化通过以下方式得以缓解：将X0缓冲器52、54始终保持接通，并且在1C要被置于休眠模 式时替代地通过旁路掉1C的调控器并禁用1C的三倍频器的方式禁用对应1C 82、84的无 线电操作来节约电流。例如，系统80示出了具有操作的调控器92、94和三倍频器（Nx核）96 的被启用的1C 82、和具有被旁路掉的调控器102、104和三倍频器106的被禁用的1C 84。 在1C 82、84二者中，对应的X0缓冲器52、54保持启用。在图4以及后续的解说中，被禁用 和/或被旁路的组件用虚线绘制，而被启用的组件用实线绘制。
[0039] 尽管图4中所示的技术得到降低的X0信号相移，但听任X0缓冲器52、54保持持 续启用会导致即使在休眠模式中操作的1C也有大量的电流消耗。这里，当处于休眠模式中 时，1C 84的输入缓冲器从相关联的设备电池汲取大约116uA。其他1C在处于休眠模式中 时汲取类似程度的电流。
[0040] 回到图1，为了既缓解与禁用输入缓冲器32相关联的参考信号相移又缓解与不顾 根本的1C 12、14的操作状态而听任输入缓冲器32保持启用相关联的电流汲取，阻抗等效 电路34被纳入到1C 12、14中的每一者处以便在1C 12、14被解除激活时即便1C 12、14处 的X0缓冲器32被禁用也能缓解所观察到的输入阻抗的改变。图5和图6解说了示出针对 双芯片配置的阻抗等效结构34 (标示为Zin_eq)的操作的系统120。在系统120的每一块 芯片处，阻抗等效结构34和输入缓冲器52、54是被互补地启用和禁用的，并且具有实质上 等效的启用输入阻抗。特别地，图5解说了在其中X0输入缓冲器50、54二者均被启用的系 统120的状态；对应地，这两个阻抗等效结构34均被禁用。在图6中，第二X0输入缓冲器 54被禁用。为了在第二X0输入缓冲器54的启用状态与禁用状态之间维持相同的输入缓冲 器阻抗Zin，第二阻抗等效结构34被启用。通过如系统120所示地用互补方式操作X0输入 缓冲器52、54与阻抗等效结构34,就在启用与禁用状态之间维持了实质上等效的输入缓冲 器阻抗，以使得对PMIC X0缓冲器40的负载也大约相同（例如，充分相似），从而由在PMIC X0缓冲器40处观测到的阻抗上的差异引起的相移落在耦合到该PMIC X0缓冲器40的任何 1C的可容忍程度以内。
[0041] 如以上所使用的，"充分相似"的阻抗是相对于对在PMIC X0缓冲器40处观测到 的、在被启用的X0输入缓冲器52、54与被启用的阻抗等效结构34之间的输入阻抗变动的 容限而定义的。这一容限是连接到PMIC X0缓冲器40的1C 12、14的规格相对于L0相移容 限和/或PLL容限的函数。作为示例，例如对于示例双芯片实现（诸如图5和图6所解说 的）而言，激活该阻抗等效电路34导致不超过大约6%的电阻变动以及不超过8%的电容 性变动。这些可容忍的变动将会基于使用中的具体1C的规格而向上和/或向下变动。进一 步，随着耦合到PMIC X0缓冲器40的1C的数目增加，由激活该阻抗等效电路34引起的可 容忍的电阻性和/或电容性变动对于一些实现而言可能减小。类似地，如上述所讨论的可 容忍相移程度是关于连接到PMIC XO缓冲器40的1C 12、14的规格相对于LO相移和/或 PLL输入阻抗的容限而定义的。回到图2,示例阻抗等效结构34 -旦被激活就等效出PMIC XO缓冲器40所观察到的输入阻抗，以使得在时间64处在波形60内观察到的相位改变小于 30ps( S卩，对于在824MHz操作的XO缓冲器而言为小于大约9度，或者对于在大约2170MHz 操作的NPLER而言为小于大约20度）。
[0042] 回到图1，每个1C 12、14额外地包括通信耦合到XO输入缓冲器32和阻抗等效电 路34的控制机构36,并且该控制机构36配置成选择性地启用或者禁用XO输入缓冲器32 和阻抗等效电路34。这里，控制机构36被实现为一个或多个开关，并且经由选择性地将来 自信号缓冲器24的参考时钟信号耦合到XO输入缓冲器32和阻抗等效电路34及从XO输 入缓冲器32和阻抗等效电路34解耦、选择性地将XO输入缓冲器32和阻抗等效电路34耦 合到驱动电压信号及地连接等来促成对XO输入缓冲器32和阻抗等效电路34的启用和禁 用。控制机构36的示例实现在以下做进一步具体的描述。
[0043] 接着参照图7和图8,解说了 XO输入缓冲器和阻抗等效电路34的电路实现。图7 中的电路140解说了不带输入匹配电路的XO输入缓冲器。该输入缓冲器包括p沟道金属 氧化物半导体场效应晶体管（MOSFET)Ml、n沟道MOSFET M2以及电阻R1。操作电压Vddx耦 合到MOSFET Ml的源极，并且接地Gndx耦合到M0SFET M2的源极。电路140的输入节点耦 合到电阻器R1以及MOSFET Ml和M2的栅极。电路140的输出节点耦合到电阻器R1以及 MOSFET Ml和M2的漏极。该输入缓冲器是经由开关SW1和SW2来启用或禁用的。开关SW1 和SW2由共用控制输入源控制并且是可配置为协同地处于开路位置或闭合位置，其中开路 位置阻碍Vddx、Ml、M2以及Gndx之间的耦合并且禁用电路140，而闭合位置向Vddx、Ml、M2 以及Gndx之间的耦合提供了极少（若有）电阻并启用电路140。
[0044] 图8中的电路142解说了具有耦合到输入缓冲器的阻抗等效电路34的X0输入缓 冲器，其如上文所描述地操作。阻抗等效电路34包括p沟道MOSFET M3、n沟道MOSFET M4 以及电阻器R2和R3。MOSFET M3和M4如M0S电容器那样起作用，并且MOSFET M3和M4各 自的源极和漏极被短路。操作电压Vddx被提供至电阻器R2和MOSFET M3的源极，并且接 地Gndx被提供至电阻器R3和MOSFET M4的源极。这里，为了使得电路142能在工艺和温 度变动的情况下实现一致的制造和操作，P沟道MOSFET Ml和M3以及n沟道MOSFET M2和 M4使用相同或相似的结构（MOSFET类型、指宽和指长等）。
[0045] 阻抗等效电路34经由开关SWlb和SW2b被启用或禁用，开关SWlb和SW2b与开关 SW1和SW2互补地操作。这里，所提供以用于操作开关SW1和SW2的控制信号被反相，并且 经反相的控制信号被用来操作开关SWlb和SW2b。由此，开关SWlb和SW2b可配置为在开关 SW1和SW2处于闭合位置时协同地处于开路位置或在开关SW1和SW2处于开路位置时协同 地处于闭合位置，其中开关SWlb和SW2b的开路位置阻碍Vddx、Gndx和阻抗等效电路34之 间的耦合并且禁用阻抗等效电路34,而闭路位置向Vddx、Gndx以及阻抗等效电路34之间 的耦合提供极少（若有）电阻并且启用阻抗等效电路34。尽管为了解说的目的，所有开关 在电路142中示为断开的，但是如上文所描述的，这些开关将以互补方式操作以启用输入 缓冲器电路或者电阻等效电路34.
[0046] 通过使用如图8中所示的阻抗等效电路34,在根本的1C被禁用时通过允许该1C 的XO输入缓冲器随该1C 一起被禁用，电路142的电流和功率消耗就得以降低。阻抗等效 电路34在操作时配置成消耗比XO输入缓冲器在操作时所消耗的电流量少的电流量。优选 地，阻抗等效电路34消耗的电流量小于或等于XO输入缓冲器的电流消耗的约百分之十。这 里，阻抗等效电路34在被启用时消耗大约12uA，这导致每个被禁用的缓冲器有约116uA的 节省。
[0047] 尽管以上给出的阻抗等效电路34的各种示例是在双芯片系统的上下文中描述 的，但是如上描述的阻抗等效电路34使得PMIC能有比现有结构所提供的更大的可伸缩性。 例如，如在图9中所示，使用阻抗等效结构34以启用分别与WAN主无线电、WAN分集无线电、 GPS、蓝牙、FM和WLAN相关联的XO缓冲器162、164、166、168、170、172,以共享系统160内的 可编程PMIC缓冲器40。系统160示出的配置通过使一个PMIC缓冲器40及其相关联的针 脚集合（例如2个针脚）能被耦合到多个1C，而不是为每个1C或者较小的1C群集使用相 异的PMIC缓冲器40来节省PMIC侧的针脚。进一步，与如上文所述的阻抗等效电路34相 关联的降低的电流消耗在与增加数量的XO缓冲器联用时进一步按比例递进。例如，在如图 9所解说的GPS自立模式中，禁用剩余的缓冲器并且激活对应的阻抗等效电路导致系统160 的电流使用上有〇. 58mA的降低。
[0048] 除了图8中所示的阻抗等效结构34以外，还可以使用各种替代方案。图10中的电 路180解说了一替代的结构，其中分流电容器C1耦合到XO输入缓冲器的输入节点。电容 器C1减少在XO输入缓冲器被启用和禁用时的电容改变百分比而不实质上影响电阻改变。 然而，虽然电容器C1降低了 XO参考信号的相移，但是电容器C1导致了 PMIC处增加的电流 汲取。这里，分流电容器C1是10pF，这导致在PMIC处增加了大约346uA的电流消耗。
[0049] 图11中的电路190解说了另一种替代结构，其中阻抗等效电路34是使用n沟道 MOSFET M3、p沟道MOSFET M4以及电阻器R2和R3来构建的以动态仿效输入缓冲器的阻抗。 图11中所示的阻抗等效电路34在被启用时消耗大约80uA，这导致在输入缓冲器被禁用时 有大约百分之四十的功率节省。
[0050] 在1C 12、14内，控制机构36操作以将X0输入缓冲器32和阻抗等效电路34在启 用操作状态与禁用状态之间切换。这里，控制机构36被实现为配置成选择性地将X0输入 缓冲器32和阻抗等效电路34耦合到信号缓冲器24和/或驱动电压源的一个或多个开关。 图12A和12B解说了用于经由控制机构36选择性地将X0输入缓冲器32和阻抗等效电路 34耦合到信号缓冲器24的相应系统200、210。在图12A中，控制机构36包括选择性地将 X0输入缓冲器32耦合到信号缓冲器24的第一开关202和选择性地将阻抗等效电路34耦 合到信号缓冲器24的第二开关204。如上文所述，控制信号被应用到开关202、204以选择 性地启用和禁用X0输入缓冲器32和阻抗等效电路34。为了使得X0输入缓冲器32与阻抗 等效电路34能实现互补操作，控制信号在被提供到开关204之前由反相器206反相。在图 12B中，X0输入缓冲器32和阻抗等效电路34到信号缓冲器24的选择性耦合是经由单一的 双向开关212来达成的。图13示出了另一系统220,其中控制机构36包括分别选择性地 将阻抗等效电路34和X0输入缓冲器32耦合到驱动电压和接地连接的第一开关集合222、 224以及第二开关集合226、228。与图12A类似，控制信号被提供至开关222、224、226、228 以管理其操作，并且反相器230在控制信号被应用到第一开关集合222、224之前被应用于 该控制信号，以强制实现X0输入缓冲器32与阻抗等效电路34的互补操作。
[0051] 本文中描述的系统和方法经由在无线通信系统中操作的一个或多个移动设备来 操作。这些移动设备可以包括但不限于个人数字助理（PDA)、智能电话、诸如膝上型计算 机、台式计算机或者平板计算机等的计算机设备、汽车用计算系统等，无论它们是现存的还 是在未来开发的。如上文所描述的，阻抗等效结构或电路是与无线收发机组合实现的，例 如，实现为耦合到PMIC的一个或多个1C。该无线收发机能够支持根本的移动设备或其相 关联通信系统所支持的任何无线通信技术。这些技术可以包括但不限于，Wi-Fi、CDMA、宽 带CDMA(WCDMA)、长期演进（LTE)、蓝牙等；卫星定位系统，诸如全球定位系统（GPS)、格洛纳 斯、北斗、伽利略等；或者任何其他技术，无论它们是现存的还是在未来开发的。
[0052] 参照图14,并且进一步参照图1-13,操作无线收发机单元的过程240包括所示的 各阶段。然而，过程240仅是示例而非限定。例如，可通过添加、移除、重新安排、组合、和/ 或并发执行各阶段来改动过程240。对所示出和描述的过程240的其他改动也是可能的。
[0053] 在阶段242,源参考信号经由信号缓冲器24被供应至包括输入缓冲器32的集成电 路12、14的输入。如上文所述，输入缓冲器32是可配置在启用状态或者禁用状态的。在启 用状态中，输入缓冲器32在该输入处呈现第一阻抗。
[0054] 在阶段244,该输入缓冲器的状态从启用状态被改变到禁用状态。在阶段246,在 输入缓冲器处在禁用状态中时，在该输入处呈现第二阻抗，该第二阻抗与第一阻抗相差不 超过可容忍变动。该可容忍变动是相对于对在输入缓冲器处观察到的输入阻抗变动的容限 来定义的，并且如上文所描述是基于连接到该输入的（诸）1C的操作特性（例如，L0相移容 限，PLL容限等）的。第一阻抗与第二阻抗之间的可容忍变动也可以是基于由第一阻抗与 第二阻抗之间的变动引起的源参考信号的可容忍相移来定义。这里，第二阻抗被选取成使 得在呈现该第二阻抗之际，源参考信号的相移就小于30ps (例如，在824MHz处是大约9度 或者在2170MHz处是大约20度。）上文中所描述的其他度量也可以被使用。
[0055] 如上文所讨论的，该第二阻抗是由阻抗等效结构34提供的。该阻抗等效结构34被 构建并配置成使得该阻抗等效结构34在操作时消耗的电流比输入缓冲器32操作时该输入 缓冲器32所消耗的电流要少（例如，至少要少大约百分之四十的电流，并且优选地至少要 少大约百分之九十的电流）。启用和禁用输入缓冲器32和阻抗等效结构34是通过操纵部 署在1C 12、14上并耦合到输入缓冲器32和阻抗等效结构34的开关来执行的。更具体地， 如图8中的电路142所示，开关SW1和SW2耦合到输入缓冲器32,并且开关SWlb和SW2b耦 合到阻抗等效结构34。在阶段204,开关SW1和SW2是闭合的并且开关SWlb和SW2b是断开 的，这提供了输入缓冲器32与其连接着的组件之间的耦合并且抑制了阻抗等效结构34与 此类组件之间的耦合。在阶段206,开关SW1和SW2是断开的并且开关SWlb和SW2b是闭合 的，这提供了阻抗等效结构34与其连接着的组件之间的耦合并且抑制了输入缓冲器32与 此类组件之间的耦合。开关SW1、SW2由第一控制信号操作，并且开关SWlb、SW2b由单独的 第二控制信号或者由第一控制信号的反相器输出来操作。在其中使用反相器的实现中，可 以在第一控制信号被开关SW1、SW2使用前将缓冲器应用于该第一控制信号以计及反相器 处理延迟。
[0056] 如图15中所解说的计算机系统800可以被用来至少部分地实现前述的功能性。例 如，计算机系统800可以被用来以软件至少部分地实现上文描述的技术，例如，作为真实或 模拟环境中的测试软件、作为由一个或多个1C和/或处理器执行的软件指令、等等。尤其， 计算机系统800可以被用来至少部分地以软件或者以软硬件结合来实现图14所解说的过 程240、和/或本文中描述的任何其他过程或技术。图15提供了能够执行如本文中描述的 各种其他实施例提供的方法和/或能够用作移动设备或其他计算机系统的计算机系统800 的一个实施例的示意图。图15提供了各种组件的一般化解说，其中任何或所有组件可在恰 适的情况下被使用。因此，图15宽泛地解说了如何按相对分开或相对更整合的方式来实现 个体的系统元件。
[0057] 计算机系统800被示为包括可经由总线805被电耦合（或可在恰适的情况下以其 他方式处于通信中）的硬件元件。这些硬件元件可包括一个或多个处理器810,这些处理器 包括但不限定于一个或多个通用处理器和/或一个或多个专用处理器（诸如，数字信号处 理芯片、图形加速处理器、和/或诸如此类等）；一个或多个输入设备815,其可包括但不限 定于鼠标、键盘和/或诸如此类等；以及一个或多个输出设备820,其可包括但不限定于显 示设备、打印机和/或诸如此类等。（诸）处理器810能够包括例如智能硬件设备，例如中 央处理单元（CPU)(诸如由丨ntel?公司或AMD?制造的那些CPU)、微控制器、ASIC等。其 他处理器类型也可以使用。
[0058] 计算机系统800可进一步包括一个或多个非瞬态存储设备825(和/或与其处于 通信中），这些非瞬态存储设备可包括但不限定于本地和/或网络可访问存储，和/或可包 括但不限定于盘驱动器、驱动器阵列、光学存储设备、固态存储设备（诸如随机存取存储器 ("RAM"）和/或只读存储器（"ROM")），其可以是可编程的、可快闪更新的，和/或诸如此 类等。此类存储设备可被配置成实现任何恰适的数据存储，包括但不限定于各种文件系统、 数据库结构、和/或诸如此类等。
[0059] 计算机系统800还可包括通信子系统830,其可包括但不限定于调制解调器、网卡 (无线或有线）、红外通信设备、无线通信设备和/或芯片组（诸如，蓝牙?设备、802. 11设 备、WiFi设备、WiMax设备、蜂窝通信设施等），和/或诸如此类等。通信子系统830可准许 将数据与网络（这里列举一个示例：诸如以下所述的网络）、其他计算机系统、和/或本文 中所描述的任何其他设备进行交换。在许多实施例中，计算机系统800将进一步（如在本 文中）包括工作存储器835,工作存储器835可包括RAM或ROM设备，如上所述。
[0060] 计算机系统800还可包括软件元件，软件元件被示为当前位于工作存储器835内， 包括操作系统840、设备驱动程序、可执行库、和/或其他代码，诸如一个或多个应用程序 845,此类软件元件可包括由各种实施例提供的计算机程序、和/或可被设计成实现由其他 实施例提供的方法、和/或配置由其他实施例提供的系统，如本文中所述的。仅仅作为示 例，本文中描述的一个或多个过程（诸如图14中所示的过程240和/或其他过程）可以被 实现为可由计算机（和/或计算机内的处理器）执行的代码和/或指令。此类代码和/或 指令可以被用来配置和/或适配通用计算机（或者其他设备）来执行根据描述的方法的一 个或多个操作。
[0061] 这些指令和/或代码的集合可被存储在计算机可读存储介质（诸如以上所述的 (诸）存储设备825)上。在一些情形中，该存储介质可被纳入在计算机系统（诸如计算机 系统800)内。在其他实施例中，该存储介质可以是与计算机系统分开的（例如，可移除介 质，诸如压缩碟），和/或在安装包中提供，以使得该存储介质可被用来以存储于其上的指 令/代码来编程、配置和/或适配通用计算机。这些指令可采取可由计算机系统800执行 的可执行代码的形式，和/或可采取源和/或可安装代码的形式，源和/或可安装代码一旦 在计算机系统800上进行编译和/或安装（例如使用各种各样的通常可用的编译器、安装 程序、压缩/解压缩实用程序等）就呈可执行代码的形式。
[0062] 可根据具体需要做出实质上的变动。例如，也可使用定制硬件，和/或可在硬件、 软件（包括可移植软件，诸如applet (小应用程序）等）、或其两者中实现特定元件。进一 步，可采用到其他计算设备（诸如，网络输入/输出设备）的连接。
[0063] 计算机系统（诸如计算机系统800)可以被用来执行根据本公开的方法。此类方 法的一些或所有规程可由计算机系统800响应于处理器810执行工作存储器835中所包含 的一条或多条指令的一个或多个序列（其可被纳入到操作系统840和/或其他代码（诸如 应用程序845)中）而执行。此类指令可以从另一计算机可读介质（诸如，（诸）存储设备 825中的一个或多个）读取到工作存储器835中。仅仅作为示例，工作存储器835中所包含 的指令序列的执行可使得（诸）处理器810执行本文中所描述的方法的一个或多个规程。
[0064] 本文中所使用的术语"机器可读介质"和"计算机可读介质"指的是参与提供使得 机器按特定方式操作的数据的任何介质。在使用计算机系统800实现的实施例中，各种计 算机可读介质可参与向（诸）处理器810提供指令/代码以供执行，和/或可被用来存储和 /或承载此类指令/代码（例如作为信号）。在许多实现中，计算机可读介质是物理和/或 有形的存储介质。此类介质可采取许多种形式，包括但并不限定于非易失性介质、易失性介 质、和传输介质。非易失性介质包括例如光盘和/或磁盘，诸如（诸）存储设备825。易失 性介质包括但不限定于动态存储器，诸如工作存储器835。传输介质包括但不限定于同轴电 缆、铜线和光纤，包括含有总线805的线、以及通信子系统830的各个组件（和/或通信子 系统830藉以提供与其他设备的通信的介质）。因此，传输介质也可以呈波的形式（包括但 不限定于无线电、声波和/或光波，诸如在无线电波和红外数据通信期间生成的那些波）。
[0065] 物理和/或有形计算机可读介质的常见形式包括例如软盘、柔性盘、硬盘、磁带或 任何其他磁性介质，CD-ROM、蓝光碟、任何其他光学介质，穿孔卡片、纸带、任何其他带有孔 图案的物理介质，狀1、？1?0113?1?011、？1^5^?1?011(快闪4?1?(^、任何其他存储器芯片或盒 式磁带、如以下所述的载波、或者计算机可从其读取指令和/或代码的任何其他介质。
[0066] 计算机可读介质的各种形式可涉及将一个或多个指令的一个或多个序列载送到 (诸）处理器810以供执行。仅仅作为示例，这些指令可初始地承载在远程计算机的磁盘和 /或光碟上。远程计算机可将指令加载到其动态存储器中并且将这些指令作为信号在传输 介质上发送以供计算机系统800接收和/或执行。根据本发明的各种实施例，可以呈电磁 信号、声学信号、光学信号和/或类似信号形式等的这些信号均是其上可编码指令的载波 的示例。
[0067] 通信子系统830 (和/或其组件）一般将接收这些信号，并且总线805随后可向工 作存储器835载送这些信号（和/或由这些信号携带的数据、指令等），（诸）处理器805 可从工作存储器835检索和执行这些指令。由工作存储器835接收到的指令可以可任选地 在由（诸）处理器810执行之前或之后存储在存储设备825上。
[0068] 以上讨论的方法、系统和设备是示例。各种替换的配置可以在恰适的情况下省去、 替换或添加各种规程或组件。例如，在替换方法中，可以按不同于上文所讨论的次序来执行 各阶段，并且可以添加、省去或组合各种阶段。此外，关于某些配置描述的特征可在各种其 他配置中加以组合。配置的不同方面和元件可按类似方式加以组合。此外，技术在不断演 进，因此许多元件是示例，其并不限定本公开或权利要求书的范围。
[0069] 在本描述中给出了具体细节以提供对示例配置（包括实现）的透彻理解。然而， 配置可在没有这些特定细节的情况下实践。例如，公知的电路、过程、算法、结构和技术未被 示出不必要的细节以免湮没这些配置。本描述仅提供了示例配置，并不限定权利要求书的 范围、适用性、或配置。确切而言，这些配置的前述描述将给本领域技术人员提供使其能够 实现所描述的技术的描述。可以对元素的功能和安排作出各种改变而不会脱离本公开的精 神或范围。
[0070] 配置可被描述为作为流程图或框图描绘的过程。尽管每个实施例可能会把诸操作 描述为顺序过程，但是这些操作中有许多能够并行或并发地执行。此外，这些操作的次序可 以重新安排。过程可具有附图中不包括的附加步骤。此外，方法的示例可以由硬件、软件、 固件、中间件、微代码、硬件描述语言、或其任何组合来实现。当在软件、固件、中间件或微代 码中实现时，执行这些必要任务的程序代码或代码段可被存储在诸如存储介质之类的非瞬 态计算机可读介质中。处理器可执行所描述的任务。
[0071 ] 如本文中包括权利要求中所使用的，在接有"…中的至少一个"的项目列举中使用 的"或"指示析取式列举，以使得例如"A、B、或C中的至少一个"的列举表示A或B或C或 AB或AC或BC或ABC(即，A和B和C)、或者与不止一个特征的组合（例如，AA，AAB，ABBC 等）。
[0072] 已描述了若干示例配置，各种修改、替换构造和等效技术方案可被使用而不会脱 离本公开的精神。例如，以上元素可以是较大系统的组件，其中其他规则可优先于或以其他 方式修改本发明的应用。另外，在考虑上述元素之前、期间或之后可采取数个步骤。因此， 以上描述不限定权利要求的范围。
【权利要求】
1. 一种用于管理参考时钟信号的系统，所述系统包括： 晶体振荡器（X0); 耦合到所述X0并且配置为驱动由所述X0生成的参考时钟信号的信号缓冲器；以及 耦合到所述信号缓冲器的第一集成电路（1C)，所述第一 1C包括： 配置成接收所述参考时钟信号的X0输入缓冲器，其中所述X0输入缓冲器配置成处于 启用操作状态或处于禁用状态，并且其中所述X0输入缓冲器在处于所述启用状态中时具 有第一操作阻抗； 阻抗等效电路，配置成在所述X0输入缓冲器处于其禁用状态时处于启用操作状态， 并且在所述X0输入缓冲器处于其启用状态时处于禁用状态，其中所述阻抗等效电路当在 所述启用状态中操作之时具有第二操作阻抗，所述第二操作阻抗实质上等效于第一操作阻 抗；以及 控制机构，耦合到所述X0输入缓冲器和所述阻抗等效电路并且配置成将所述X0输入 缓冲器和所述阻抗等效电路在所述启用状态与所述禁用状态之间切换。
2. 如权利要求1所述的系统，其特征在于，所述阻抗等效电路配置成在其启用状态中 消耗的电流比所述X0输入缓冲器被配置成在其启用状态中消耗的电流要少。
3. 如权利要求2所述的系统，其特征在于，所述阻抗等效电路配置成在其启用状态 中消耗的电流比所述X0输入缓冲器被配置成在其启用状态中消耗的电流少至少百分之 九十。
4. 如权利要求1所述的系统，其特征在于，所述第一操作阻抗和所述第二操作阻抗相 差不超过与耦合到所述信号缓冲器的一个或多个1C相关联的输入阻抗变动容限，所述一 个或多个1C包括所述第一 1C。
5. 如权利要求4所述的系统，其特征在于，所述输入阻抗变动容限被定义为所述一个 或多个1C的本机振荡器（L0)相移容限或所述一个或多个1C的锁相环（PLL)容限中的至 少一者的函数。
6. 如权利要求4所述的系统，其特征在于，所述输入阻抗变动容限被定义为耦合到所 述信号缓冲器的1C的数目的函数。
7. 如权利要求4所述的系统，其特征在于，所述输入阻抗变动容限被定义为使得所述 阻抗等效电路在其启用状态中的操作所导致的所述参考时钟信号的相移不超过可容忍相 移。
8. 如权利要求7所述的系统，其特征在于，所述参考时钟信号的所述可容忍相移为大 约30皮秒。
9. 如权利要求7所述的系统，其特征在于，所述参考时钟信号的所述可容忍相移为大 约20度。
10. 如权利要求1所述的系统，其特征在于，所述第一 1C配置成处于启用操作状态或者 处于禁用状态，并且其中所述控制机构配置成在所述第一 1C进入所述禁用状态时将所述 XO输入缓冲器置于禁用状态以及将所述阻抗等效电路置于所述操作状态。
11. 如权利要求1所述的系统，其特征在于，进一步包括耦合到所述信号缓冲器的第二 1C，所述第二1C包括第二XO输入缓冲器、第二阻抗等效电路以及第二控制机构，其中所述 第二阻抗等效电路具有实质上等效于所述第二XO输入缓冲器的操作阻抗的操作阻抗。
12. 如权利要求1所述的系统，其特征在于，所述X0输入缓冲器包括第一 p沟道金属氧 化物半导体场效应管（M0SFET)、耦合到所述第一 p沟道M0SFET的第一电阻器、以及耦合到 所述第一电阻器的第一 n沟道M0SFET。
13. 如权利要求12所述的系统，其特征在于，所述阻抗等效电路包括第二电阻器、并联 耦合到所述第二电阻器的第二P沟道M0SFET、耦合到所述第二电阻器的第三电阻器、以及 并联耦合到所述第三电阻器的第二n沟道M0SFET，并且其中所述第二p沟道M0SFET和所述 第二n沟道M0SFET被部署并配置为源极和漏极短路，藉此使得所述第二p沟道M0SFET和 所述第二n沟道M0SFET作为M0S电容器来操作。
14. 如权利要求13所述的系统，其特征在于： 所述第一 P沟道M0SFET和所述第二p沟道M0SFET具有相等的指长和指宽，以及 所述第一 n沟道M0SFET和所述第二n沟道M0SFET具有相等的指长和指宽。
15. 如权利要求1所述的系统，其特征在于，所述控制机构包括耦合到所述X0输入缓冲 器和所述阻抗等效电路的至少一个开关。
16. 如权利要求15所述的系统，其特征在于，所述至少一个开关配置成在所述X0输入 缓冲器处于所述启用状态中时，将所述X0输入缓冲器耦合到所述信号缓冲器并且将所述 阻抗等效电路从所述信号缓冲器解耦，以及在所述X0输入缓冲器处于所述禁用状态中时， 将所述X0输入缓冲器从所述信号缓冲器解耦并且将所述阻抗等效电路耦合到所述信号缓 冲器。
17. 如权利要求15所述的系统，其特征在于，所述至少一个开关配置成在所述X0输入 缓冲器处于所述启用状态中时，将所述X0输入缓冲器耦合到驱动电压并且将所述阻抗等 效电路从所述驱动电压解耦，以及在所述X0输入缓冲器处于所述禁用状态中时，将所述X0 输入缓冲器从所述驱动电压解耦并且将所述阻抗等效电路耦合到所述驱动电压。
18. 如权利要求1所述的系统，其特征在于，进一步包括功率管理集成电路（PMIC)，其 中所述PMIC包括所述信号缓冲器。
19. 如权利要求1所述的系统，其特征在于，所述X0包括所述信号缓冲器。
20. -种用于调控晶体振荡器（X0)输入阻抗的系统，所述系统包括： X0 ； 耦合到所述X0并且配置为驱动由所述X0生成的参考时钟信号的信号缓冲器；以及 耦合到所述信号缓冲器的第一集成电路（1C)，所述第一 1C包括： 配置成接收所述参考时钟信号的X0输入缓冲器，其中所述X0输入缓冲器配置成处于 启用操作状态或处于禁用状态，并且其中所述X0输入缓冲器在处于所述启用状态中时具 有第一操作阻抗；以及 用于当所述X0输入缓冲器处于所述禁用状态中时，使在所述信号缓冲器处观测到的 输入阻抗实质上等效于所述第一操作阻抗的阻抗补偿装置。
21. 如权利要求20所述的系统，其特征在于，所述阻抗补偿的装置包括： 用于在所述X0输入缓冲器处于其禁用状态中时在启用状态中操作的装置，其中所述 阻抗补偿装置在处于所述启用状态中时具有第二操作阻抗，所述第二操作阻抗实质上等效 于所述第一操作阻抗；以及 用于在所述X0输入缓冲器处于其操作状态中时在禁用状态中操作的装置。
22. 如权利要求21所述的系统，其特征在于，所述第一操作阻抗和所述第二操作阻抗 相差不超过与耦合到所述信号缓冲器的一个或多个1C相关联的输入阻抗变动容限，所述 一个或多个1C包括所述第一 1C。
23. 如权利要求22所述的系统，其特征在于，所述输入阻抗变动容限被定义为所述一 个或多个1C的本机振荡器（L0)相移容限或所述一个或多个1C的锁相环（PLL)容限中的 至少一者的函数。
24. 如权利要求22所述的系统，其特征在于，所述输入阻抗变动容限被定义为耦合到 所述信号缓冲器的1C的数目的函数。
25. 如权利要求22所述的系统，其特征在于，所述输入阻抗变动容限被定义为使得所 述阻抗补偿装置在所述启用状态中的操作导致的所述参考时钟信号的相移不超过可容忍 相移。
26. 如权利要求25所述的系统，其特征在于，所述参考时钟信号的所述可容忍相移为 大约30皮秒。
27. 如权利要求25所述的系统，其特征在于，所述参考时钟信号的所述可容忍相移为 大约20度。
28. 如权利要求21所述的系统，其特征在于，所述阻抗补偿装置在处于所述禁用状态 中时具有零操作阻抗。
29. 如权利要求21所述的系统，其特征在于，所述阻抗补偿装置配置成在其启用状态 中消耗的电流比所述XO输入缓冲器被配置成在其启用状态中消耗的电流要少。
30. 如权利要求21所述的系统，其特征在于，所述阻抗补偿装置配置成在处于其启用 状态中消耗的电流比所述XO输入缓冲器被配置成在其启用状态中消耗的电流少至少百分 之九十。
31. 如权利要求21所述的系统，其特征在于，所述第一 1C进一步包括控制装置，所述控 制装置耦合到所述XO输入缓冲器和所述阻抗补偿装置，用于将所述XO输入缓冲器和所述 阻抗补偿装置在所述启用状态与所述禁用状态之间切换。
32. 如权利要求31所述的系统，其特征在于，所述第一 1C配置成处于所述启用操作状 态或者处于所述禁用状态，并且其中所述控制装置包括用于在所述第一 1C进入所述禁用 状态时将所述XO输入缓冲器置于所述禁用状态并将所述阻抗补偿装置置于所述启用状态 的装置。
33. 如权利要求31所述的系统，其特征在于，所述控制装置包括： 用于在所述XO输入缓冲器处于所述启用状态中时，将所述XO输入缓冲器耦合到所述 信号缓冲器并且将所述阻抗补偿装置从所述信号缓冲器解耦的装置；以及 用于在所述XO输入缓冲器处于所述禁用状态中时，将所述XO输入缓冲器从所述信号 缓冲器解耦并且将所述阻抗补偿装置耦合到所述信号缓冲器的装置。
34. 如权利要求31所述的系统，其特征在于，所述控制装置包括： 用于在所述XO输入缓冲器处于所述启用状态中时，将所述XO输入缓冲器耦合到驱动 电压并且将所述阻抗补偿装置从所述驱动电压解耦的装置；以及 用于在所述XO输入缓冲器处于所述禁用状态中时，将所述XO输入缓冲器从所述驱动 电压解耦并且将所述阻抗补偿装置耦合到所述驱动电压的装置。
35. 如权利要求20所述的系统，其特征在于，进一步包括功率管理集成电路（PMIC)，其 中所述PMIC包括所述信号缓冲器。
36. 如权利要求20所述的系统，其特征在于，所述XO包括所述信号缓冲器。
37. -种操作无线收发机单元的方法，所述方法包括： 将源参考信号供应至第一集成电路（1C)的输入，所述第一 1C包括输入缓冲器，当所述 输入缓冲器处于启用状态中时所述输入缓冲器在所述输入处呈现第一阻抗，所述输入缓冲 器配置成处于所述启用状态或者处于禁用状态； 将所述输入缓冲器的状态从所述启用状态改变到所述禁用状态；以及 当所述输入缓冲器处于所述禁用状态中时在所述输入处呈现第二阻抗，其中所述第二 阻抗实质上等效于所述第一阻抗。
38. 如权利要求37所述的方法，其特征在于，所述呈现包括消耗的电流比所述输入缓 冲器在处于所述启用状态中时消耗的电流要少。
39. 如权利要求37所述的方法，其特征在于，呈现所述第二阻抗包括在所述输入处呈 现所述第二阻抗，以使得所述第一阻抗与所述第二阻抗相差不超过与耦合到所述输入的一 个或多个1C相关联的阻抗变动容限，所述一个或多个1C包括所述第一 1C。
40. 如权利要求39所述的方法，其特征在于，所述阻抗变动容限被定义为所述一个或 多个1C的本机振荡器（LO)相移容限、所述一个或多个1C的锁相环（PLL)容限、或者耦合 到所述输入的1C的数目中的至少一者的函数。
41. 如权利要求39所述的方法，其特征在于，所述阻抗变动容限被定义为使得在所述 输入处呈现所述第二阻抗导致的所述源参考信号的相移不超过可容忍相移。
42. 如权利要求41所述的方法，其特征在于，所述源参考信号的所述可容忍相移为大 约30皮秒。
43. 如权利要求41所述的方法，其特征在于，所述源参考信号的所述可容忍相移为大 约20度。
44. 如权利要求37所述的方法，其特征在于，所述呈现包括启用所述第一 1C的阻抗等 效结构。
45. 如权利要求44所述的方法，其特征在于： 所述改变包括通过设置与所述输入缓冲器相关联的第一控制信号来禁用所述输入缓 冲器；以及 所述呈现进一步包括通过设置与所述阻抗等效结构相关联的第二控制信号来启用所 述阻抗等效结构。
46. 如权利要求45所述的方法，其特征在于，进一步包括通过将所述第一控制信号反 相来获得所述第二控制信号。
47. 如权利要求44所述的方法，其特征在于： 所述改变包括通过将所述输入缓冲器从驱动电压解耦来禁用所述输入缓冲器；以及 所述呈现进一步包括通过将所述阻抗等效结构耦合到所述驱动电压来启用所述阻抗 等效结构。
48. 如权利要求44所述的方法，其特征在于： 所述改变包括通过将所述输入缓冲器从所述第一 1C的所述输入解耦来禁用所述输入 缓冲器；以及 所述呈现进一步包括通过将所述阻抗等效结构耦合到所述第一 1C的所述输入来启用 所述阻抗等效结构。
49. 一种驻留在处理器可执行计算机存储介质上的计算机程序产品，所述计算机程序 产品包括配置成使处理器执行以下动作的处理器可执行指令： 标识第一集成电路（1C)，所述第一 1C包括配置成接收源参考信号的输入以及输入缓 冲器，当所述输入缓冲器处于启用状态中时所述输入缓冲器在所述输入处呈现第一阻抗， 所述输入缓冲器配置成处于所述启用状态或者处于禁用状态； 将所述输入缓冲器的状态从所述启用状态改变到所述禁用状态；以及 响应于所述输入缓冲器处于所述禁用状态，配置第二阻抗被呈现在所述输入处，其中 所述第二阻抗实质上等效于所述第一阻抗。
【文档编号】H04L7/00GK104508986SQ201380039225
【公开日】2015年4月8日 申请日期:2013年6月12日 优先权日:2012年7月26日
【发明者】B·范, Y·唐, K·H·H·王 申请人:高通股份有限公司