专利名称：Tms320c6201/6701数字信号处理器精简开发平台的制作方法
技术领域：
本实用新型涉及一种数字信号处理器(Digital Signal Processor，以下简称DSP)应用系统，具体地说，涉及一种基于TMS320C6201/6701 DSP的精简开发平台。
背景技术：
自从20世纪70年代末80年代初DSP芯片诞生以来，DSP芯片得到了飞速的发展。DSP芯片的高速发展，一方面得益于集成电路技术的发展，另一方面也得益于巨大的市场。随着DSP芯片应用需求的增大，越来越多的人加入到DSP系统开发队伍中来。
然而DSP芯片结构特殊、复杂，进行DSP系统开发难度大，特别是基于德州仪器公司的TMS320C6000系列DSP的应用系统的系统结构更复杂、开发周期更长、开发难度更大。基于DSP的应用系统一般需要外扩大容量的存储器(一般为FlashROM、SRAM、SDRAM)，而DSP、存储器又是系统中工作频率最高、设计难度最大、花费成本最高的地方，因此，采用一些新的设计方法，设计出由DSP芯片、外扩存储器以及基本的电源管理及复位监测电路、时钟电路、仿真接口等组成的精简开发平台，对成功、高效地开发DSP应用系统具有非常重要的意义。
目前，国内市场也存在基于各种型号DSP芯片的开发平台，这些产品功能固然齐全，但价格过高，有些功能对于某些开发者来说是多余的，难免造成不必要的浪费。
发明内容
本实用新型的目的就是针对上述背景技术中的不足之处，为用户提供一种性价比更高的基于TMS320C6201/6701 DSP的精简开发平台。
为实现上述目的，本实用新型提出如下技术解决方案一种TMS320C6201/6701数字信号处理器精简开发平台，包括一片TMS320C6201/6701 DSP(1)，其特征在于a.一个电源管理与复位监测电路(2)包含有电源管理电路和复位监测电路，其中的电源管理电路产生3.3V和1.8V电压通过DSP(1)的电源/接地引脚输入到DPS(1)，复位监测电路通过DSP(1)的RESET引脚控制DSP(1)，对其进行上电复位或手动复位；
b.一个时钟电路(3)接入到DSP的时钟输入引脚；c.DSP的EMIF共享信号线、SBSRAM控制信号线直接连接一个同步突发静态存储器SBSRAM(4)；d.DSP(1)的EMIF共享信号线、SDRAM/异步器件控制信号线通过总线驱动电路(7)后连接两个并联的同步动态存储器SDRAM(5)、一个闪存FlashROM(6)和一个扩展接口(8)；e.DSP(1)的主机接口HPI、多功能缓冲串口McBSP直接连接一个扩展接口(8)；f.DSP(1)的JTAG仿真引脚和系统跳线设置引脚分别直接连接一个JTAG下载口(9)和一个系统跳线口(10)。
本平台的电源管理电路提供了平台所需的各种电源；复位监测电路提供对平台的上电复位和手动复位功能；时钟电路提供一个外部时钟，输入到DSP内经过倍频后作为DSP和扩展存储器的时钟；JTAG下载口是符合IEEE 1194.1标准的仿真接口，可以通过仿真器与PC机相连，通过DSP的集成开发环境CCS进行调试；系统跳线口用来设置存储空间映射方式和引导模式。
本平台扩展的存储器包括SBSRAM、SDRAM和FlashROM。DSP的外部存储器空间总共分为四个CE0、CE1、CE2和CE3。CE0空间配置有MT58L256L32P，该芯片是256K*32bits SBSRAM；CE2空间配置两片MT48LC8M16A2，组成8M*32bits SDRAM；CE1空间配置型号为AM29LV160DB的1M*16bits FlashROM，同时也可以作为外部存储器扩展；CE3空间留做外部存储器扩展。
本平台为用户提供了异步/同步存储器、主机接口(HPI)、多通道缓冲串口(McBSP)、中断、定时器、时钟信号的扩展接口，允许用户设计自己的专用电路，通过这个扩展接口连接在平台上。这个扩展接口采用堆栈总线的架构，可以使平台以堆栈的形式并联使用，构成多DSP的并行结构，从而适用于更大规模的数据处理。
考虑到本平台与用户电路连接时，DSP的地址总线与数据总线的负载比较大，需要用总线驱动对它们的负载能力进行扩展，以保证系统能稳定工作。在DSP的外部存储器接口(EMIF)与扩展的存储器、扩展接口之间连接有总线驱动电路(7)，总线驱动的使用，既扩展了总线的负载能力，又隔离了DSP和外围器件。
上述的总线驱动电路(7)由数据总线驱动电路和地址总线驱动电路组成。
上述的数据总线驱动电路由第一数据总线驱动和第二数据总线驱动组成；第一数据总线驱动是一片型号为IDTQS34X245的32位总线开关(U2)，第二数据总线驱动由两片型号为SN74LVTH16245的16位3态输出总线收发器(U3和U4)并联而成；来自DSP(1)的EMIF的数据线ED[31...0]接至第一数据总线驱动(U2)的A0～A31端，从B0～B31端输出信号xD[31...0]；DSP(1)的CE0t#信号通过一个电阻后经由一个型号为SN74AHC1G04的反相器(U12)，输入到第一数据总线驱动(U2)的使能引脚；来自第一数据总线驱动(U2)B0～B31端的数据线xD[31...0]接至第二数据总线驱动(U3和U4)的A端，从B端输出数据信号xED[31...0]；DSP(1)的AWE#信号通过一个型号为SN74AHCIG04的反向器(U13)后连至SN74LVTH16245，控制其数据流通方向，DSP(1)的CE3t#信号控制两片SN74LVTH16245的使能端OE#。
上述的地址总线驱动电路由三片型号为SN74CBT16244的16位总线开关(U5、U6、U7)组成；来自DSP(1)的EMIF的字节使能信号BE[3...0]t#接至总线开关U5的1A2、1A3、4A1、4A2端，DSP(1)的地址线EAr(1)从总线开关U5剩余的A端接入，SBSRAM控制线DSP_SSADSt#、DSP_SSOEt#、SSWEt#、DSP_SSCLK分别接至总线开关U6的1A3、1A4、2A2、2A3端，DSP(1)的地址线EAr[21...2]接入总线开关U6剩余的A端以及总线开关U7的A端，其中DSP(1)的EAr[21、16、14、12、11、9、6、5]分别接入总线开关U7的两个A端；从地址总线驱动SN74CBT16244输出的信号均端接一个防反射电阻；三片SN74CBT16244的使能端OE#均接地。
本实用新型的优点和积极效果是●本平台提供了大容量、高速存储器，可以满足实时的高速信号处理；●本平台除扩展了必要的存储器外，DSP的其它外设如HPI、McBSP、中断、定时器等的功能引脚都引出到扩展接口以供扩展，方便用户二次开发；●本平台所采用的芯片集成度都很高，DSP外围集成块均采用3.3V低电压供电，功耗都比较小；硬件采用10层印刷电路板，并采取了相应的减小电路干扰的方式布线，使得平台的硬件体积较小，可靠性强。
图1为本实用新型的原理框图。
图2为本实用新型中的DSP外部存储器接口电路原理图。
图3为本实用新型中的数据总线驱动电路原理图。
图4为本实用新型中的地址总线驱动电路原理图。
图5为本实用新型中的SBSRAM电路原理图。
图6为本实用新型中的SDRAM电路原理图。
图7为本实用新型中的FlashROM电路原理图。
图8为本实用新型中的扩展接口电路原理图。
图9为典型的实时信号处理系统的系统框图。
具体实施方式
以下结合附图及一个优选实施例对本实用新型作进一步的说明如下参见图1，本TMS320C6201/6701数字信号处理器精简开发平台包括一片TMS320C6201/6701 DSP(1)，还包含有(1)一个电源管理与复位监测电路(2)包含有电源管理电路和复位监测电路，其中的电源管理电路产生3.3V和1.8V电压通过DSP(1)的电源/接地引脚输入到DPS(1)，复位监测电路通过DSP(1)的RESET引脚控制DSP(1)，对其进行上电复位或手动复位；(2)一个时钟电路(3)接入到DSP的时钟输入引脚；(3)DSP的EMIF共享信号线、SBSRAM控制信号线直接连接一个同步突发静态存储器SBSRAM(4)；(4)DSP(1)的EMIF共享信号线、SDRAM/异步器件控制信号线通过总线驱动电路(7)后连接两个并联的同步动态存储器SDRAM(5)、一个闪存FlashROM(6)和一个扩展接口(8)；(5)DSP(1)的主机接口HPI、多功能缓冲串口McBSP直接连接一个扩展接口(8)；(6)DSP(1)的JTAG仿真引脚和系统跳线设置引脚分别直接连接一个JTAG下载口(9)和一个系统跳线口(10)。
上述的DSP(1)外部存储器接口(EMIF)电路如图2所示。EMIF信号包括数据信号ED[31...0]、地址信号EA[21...2]、存储器映射空间选择信号CE[3...0]#、字节使能信号BE[3...0]#、总线保持信号(HOLD#和HOLDA#)、异步存储器控制信号(ARE#、AOE#、AWE#、ARDY)、SBSRAM控制信号(SSADS#、SSOE#、SSWE#、SSCLK)、SDRAM控制信号(SDA10、SDRAS#、SDCAS#、SDWE#、SDCLK)。
DSP的32条数据线ED[31...0]直接引出，20条地址线EA[21...2]均端接一个防反射电阻后引出，存储器映射空间选择信号、字节使能信号、异步存储器、SBSRAM、SDRAM控制线均端接一个防反射电阻，再通过一个10千欧的电阻接至3.3V电压后引出，总线保持信号HOLD#接至3.3V电压。
为了后面描述方便，规定DSP的信号符号前加“DSP_”，通过防反射电阻后信号符号后加“r”，通过防反射电阻后再接上拉电阻的信号符号后加“t”。例如，数据线ED0引出表示为DSP_ED0，地址线EA2引出表示为DSP_EAr2，CE0#引出表示为DSP_CE0t#。
上述的总线驱动电路(7)由数据总线驱动电路和地址总线驱动电路组成。
上述的总线驱动电路如图3所示。数据总线驱动电路包括第一数据总线驱动和第二数据总线驱动，第一数据总线驱动是一片型号为IDTQS34X245的32位总线开关(U2)，第二数据总线驱动由两片型号为SN74LVTH16245的16位3态输出总线收发器(U3和U4)并联而成。
来自DSP(1)的EMIF的数据线ED[31...0]接至第一数据总线驱动(U2)的A0～A31端，从B0～B31端输出信号xD[31...0]；DSP(1)的CE0t#信号通过一个电阻后经由一个型号为SN74AHC1G04的反相器(U12)，输入到第一数据总线驱动(U2)的使能引脚。来自第一数据总线驱动(U2)B0～B31端的数据线xD[31...0]接至第二数据总线驱动(U3和U4)的A端，从B端输出数据信号xED[31...0]；DSP(1)的AWE#信号通过一个型号为SN74AHCIG04的反向器(U13)后连至SN74LVTH16245，控制其数据流通方向，DSP(1)的CE3t#信号控制两片SN74LVTH16245的使能端OE#。
上述的地址总线驱动电路如图4所示。地址总线驱动电路由三片型号为SN74CBT16244的16位总线开关(U5、U6、U7)组成。来自DSP EMIF的字节使能信号DSP_BE[3...0]t#接至总线开关U5的1A2、1A3、4A1、4A2端，地址线DSP_EAr(1)从总线开关U5剩余的A端接入，SBSRAM控制线DSP_SSADSt#、DSP_SSOEt#、DSP_SSWEt#、DSP_SSCLK分别接至总线开关U6的1A3、1A4、2A2、2A3端，地址线DSP_EAr[21...2]接入总线开关U6剩余的A端以及总线开关U7的A端，其中DSP_EAr[21、16、14、12、11、9、6、5]分别接入总线开关U7的两个A端。从地址总线驱动电路SN74CBT16244输出的信号均端接一个防反射电阻。三片SN74CBT16244的使能端OE#均接地。
上述的SBSRAM电路如图5所示。SBSRAM选用Micron公司的MT58L256L32P，为3.3V供电的256K*32bits同步突发SRAM，工作频率可达166Hz。它提供了与TMS320C6201/6701 DSP的无缝接口，两者的接口均为标准的SBSRAM接口，中间不需任何逻辑芯片。
来自DSP EMIF的的地址线DSP_EAr[20...2]接至SBSRAM的地址输入端SA0、SA1、SA，数据线DSP_ED[31...0]接至SBSRAM的数据输入输出端DQa、DQb、DQc、DQd，DSP_BE[3...0]t#接至SBSRAM的字节写使能端BWa#、BWb#、BWc#、BWd#，DSP_SSADSt#、DSP_SSOEt#、DSP_SSWEt#、DSP_SSCLKt分别接至SBSRAM的ADSC#、OE#、BWE#、CLK端，DSP_CE0t#控制SBSRAM的片选使能端CE#。SBSRAM的另外两个片选使能端CE2和CE2#分别通过一个电阻接3.3V电压和地。
上述的SDRAM电路如图6所示。SDRAM选择的是Micron公司的MT48LC8M16A2，它是8M*16bits CMOS DRAM，支持电压为3.3V。由于EMIF的SDRAM接口只能是32bits，故要采用两片MT48LC8M16A2并联进行字节扩展。
经过地址驱动电路后的地址线A[13...11，9...0]与SDRAM的地址输入端A[11，9...0]、BA1、BA0连接，第一数据总线驱动U2输出的数据线xD[31...0]连接到SDRAM的数据输入输出端DQ[15...0]，来自DSP EMIF的DSP_SDA10t、DSP_SDRASt#、DSP_SDCASt#、DSP_SDWEt#、DSP_SDCLK分别连接到SDRAM的A10、RAS#、CAS#、WE#、CLK端，来自地址驱动电路U5的xBE[3...1]#连接到两片SDRAM的字节使能端DQMH、DQML，SDRAM的时钟使能端CKE通过一个电阻接至3.3V电压。
上述的FlashROM电路如图7所示。FlashROM选择的是AMD公司的AM29LV160DB，它在平台中工作在1M*16bits模式下。
经过地址驱动电路后的地址线A[19...0]与FlashROM的地址输入端A[19...0]连接，第一数据总线驱动U2的数据线xD[15...0]连接到FlashROM的数据输入输出端DQ[15...0]，来自DSP EMIF的DSP_AWEt#、DSP_AOEt#、DSP_CE1t#分别连接到FlashROM的写使能端WE#、输出使能端OE#、片选使能端CE#。
上述的扩展接口电路如图8所示。扩展接口包括J1、J2、J3，其中J1和J3为40针双排插槽，J2为64针双排插槽。在J1中，C4～C19、D4～D19为数据线xED[31...0]扩展口，C0～C3、D0为异步存储器控制信号扩展口，D1和D2为时钟信号CLKOUT1t、CLKOUT2t扩展口，C3和B3为片选使能信号DSP_CE3t#、DSP_CE1t#扩展口。
在J2和J3中，C5～C9、D5～D9、A13～A17、B13～B17为地址线xEA[21...2]扩展口，C3、D3、A11、B11为字节使能信号xBE[3...0]扩展口，C4、D4、A12、B12为SBSRAM控制信号扩展口，D19、B10为片选使能信号DSP_CE1t#、DSP_CE3t#扩展口，A1～A3、B1～B4、A26～A27、B25～B27、C18～C19为DSP的多通道缓冲串口(McBSP)扩展口，A18～A24、B18～B24、C10～C16、D10～D16主机接口(HPI)扩展口，C17、A25为定时器0扩展口，A28～A29、B28～B30、D18为中断信号扩展口，A7～A6、B7～B8、C0、C1、D0、D2、D17接地，A5～A6、B5～B6、A30～A32、B31～B32接5V电压。
另外，DSP的多通道缓冲串口(McBSP)信号DSP_DX0、DSP_CLKX1、DSP_FSX0、DSP_DX1、DSP_CLKX0均要通过一个电阻后连接到3.3V电压。
上面介绍了该开发平台的硬件设计，下面简要介绍该平台是如何用来进行二次开发的。图9是一个典型的实时信号处理系统。它的输入信号可以有各种各样的形式，可以是语音信号，也可以是各种传感器输出的模拟信号。这些输入信号首先经过放大和滤波，然后进行A/D转换将模拟信号变换成数字信号，再由数字信号处理系统进行某种形式的处理，如进行一系列的乘法累加运算。经过处理后的数字信号由D/A转换器变换成模拟信号，之后再进行平滑滤波，得到连续的模拟波形。从上述信号处理过程可以看出，只要将DSP开发平台与A/D和D/A转换器(即ADC和DAC)连接起来，本平台就可以对数字信号进行处理。
一般，根据ADC和DAC的类型，DSP可以通过并行总线与之相连，也可以通过串口实现无缝连接。该开发平台扩展了主机接口HPI即是并口，还扩展有多通道缓冲串口，因此ADC和DAC可以与J1，J2，J3上的相应扩展口相连，实现开发平台与外界的通信。
设计上述信号处理系统的硬件电路，DSP处理模块的设计难度是非常大的，现在直接用该开发平台作为数字信号处理模块，当然是最方便不过的。
不仅仅在上述信号处理系统中，该开发平台能得到充分的应用，在其它的DSP应用系统中，只要DSP速度、存储器容量满足要求，该平台都可以作为数字信号处理模块加以充分运用。
权利要求1.一种TMS320C6201/6701数字信号处理器精简开发平台，包括一片TMS320C6201/6701 DSP(1)，其特征在于a.一个电源管理与复位监测电路(2)包含有电源管理电路和复位监测电路，其中的电源管理电路产生3.3V和1.8V电压通过DSP(1)的电源/接地引脚输入到DPS(1)，复位监测电路通过DSP(1)的RESET引脚控制DSP(1)，对其进行上电复位或手动复位；b.一个时钟电路(3)接入到DSP的时钟输入引脚；c.DSP的EMIF共享信号线、SBSRAM控制信号线直接连接一个同步突发静态存储器SBSRAM(4)；d.DSP(1)的EMIF共享信号线、SDRAM/异步器件控制信号线通过总线驱动电路(7)后连接两个并联的同步动态存储器SDRAM(5)、一个闪存FlashROM(6)和一个扩展接口(8)；e.DSP(1)的主机接口HPI、多功能缓冲串口McBSP直接连接一个扩展接口(8)；f.DSP(1)的JTAG仿真引脚和系统跳线设置引脚分别直接连接一个JTAG下载口(9)和一个系统跳线口(10)。
2.根据权利要求1所述的TMS320C6201/6701数字信号处理器精简开发平台，其特征在于所述的总线驱动电路(7)由数据总线驱动电路和地址总线驱动电路组成。
3.根据权利要求2所述的TMS320C6201/6701数字信号处理器精简开发平台，其特征在于所述的数据总线驱动电路由第一数据总线驱动和第二数据总线驱动组成；第一数据总线驱动是一片型号为IDTQS34X245的32位总线开关(U2)，第二数据总线驱动由两片型号为SN74LVTH16245的16位3态输出总线收发器(U3和U4)并联而成；来自DSP(1)的EMIF的数据线ED[31...0]接至第一数据总线驱动(U2)的A0～A31端，从B0～B31端输出信号xD[31...0]；DSP(1)的CE0t#信号通过一个电阻后经由一个型号为SN74AHC1G04的反相器(U12)，输入到第一数据总线驱动(U2)的使能引脚；来自第一数据总线驱动(U2)B0～B31端的数据线xD[31...0]接至第二数据总线驱动(U3和U4)的A端，从B端输出数据信号xED[31...0]；DSP(1)的AWE#信号通过一个型号为SN74AHCIG04的反向器(U13)后连至SN74LVTH16245，控制其数据流通方向，DSP(1)的CE3t#信号控制两片SN74LVTH16245的使能端OE#。
4.根据权利要求2所述的TMS320C6201/6701数字信号处理器精简开发平台，其特征在于所述的地址总线驱动电路由三片型号为SN74CBT16244的16位总线开关(U5、U6、U7)组成；来自DSP(1)的EMIF的字节使能信号BE[3...0]t#接至总线开关U5的1A2、1A3、4A1、4A2端，DSP(1)的地址线EAr(1)从总线开关U5剩余的A端接入，SBSRAM控制线DSP SSADSt#、DSP SSOEt#、SSWEt#、DSP SSCLK分别接至总线开关U6的1A3、1A4、2A2、2A3端，DSP(1)的地址线EAr[21...2]接入总线开关U6剩余的A端以及总线开关U7的A端，其中DSP(1)的EAr[21、16、14、12、11、9、6、5]分别接入总线开关U7的两个A端；从地址总线驱动SN74CBT16244输出的信号均端接一个防反射电阻；三片SN74CBT16244的使能端OE#均接地。
专利摘要本实用新型涉及一种TMS320C6201/6701数字信号处理器精简开发平台。它包括一片TMS320C6201/6701 DSP，DSP连接一个电源管理与复位监测电路、一个时钟电路、一个同步突发静态存储器SBSRAM、一个扩展接口、一个JTAG下载口、一个系统跳线口，并通过一个总线驱动电路连接两个并联的同步动态存储器SDRAM、一个闪存FlashROM和一个扩展接口。本实用新型为用户提供一种高性价比的DSP开发平台。
文档编号G06F13/40GK2906744SQ200620042150
公开日2007年5月30日 申请日期2006年5月26日 优先权日2006年5月26日
发明者薛雷 申请人:上海大学