能够在断电模式中保持其状态的可编程i/o单元的制作方法

专利名称：能够在断电模式中保持其状态的可编程i/o单元的制作方法
技术领域：
本发明涉及数字电路的输入/输出单元，更特别地，涉及用于在断 电模式中维持数字输出的状态的系统和方法。
对相关申请的交叉引用
本申请要求在2005年9月20日提交的美国申请No. 11/241277 (Atty. Dkt. No. CYGL-278卯)的优先4又的益处。
背景技术：
MCU芯片包含其上面的用于执行可从所述芯片获得的各种处理 和功能的数字和模拟电路。为了节省MCU芯片上的电力，常常必须 启用(enable)待机操作模式，其中，为了节约电池电力，MCU芯片 的某些功能被断电或不起作用。这使得能够在当前技术水平的电池供 电的便携式应用中延长电池寿命。具有用于数字电路的芯片上电源的 MCU芯片需要能够用低静止(静态)功耗操作，同时使得能够使用 诸如用于芯片的电池的广泛可变的外部供给电压。为了在不使用MCU 芯片时节省电力，可以使用待机低功率模式，以当通过系统时钟计时 的时候使数字电路的功率损失最小化，并消除调节器和带隙基准电路 的静态电流。在一些情况下，时钟电路停止，由此减少由于数字电路 的开关所消耗的电力。在其它的节电应用中，整个芯片被断电，并且 配置信息被保存在非易失性RAM (NVRAM)中。但是，在这后一种 情况下，MCU芯片可与应用系统中的其它外面的芯片接口，其中， 这些接口通过来自MCU芯片的I/O端口的控制信号而启用和禁用外 面的芯片。在完全的断电模式中，I/O端口的控制信号会浮动。必须 存在用于在MCU芯片的断电情况中保持输入/输出端口的状态的一些方式，使得不存在MCU和与其连接的其它外围设备的针(pin)状态 的争用(contention)。

发明内容
这里公开和要求权利的本发明在其一个方面中包含一种微控制器 单元。所述微控制器单元包含用于产生断电信号的处理器。控制逻辑 响应断电信号而产生保持信号。电压调节器响应输入电压而提供调节 的电压，并且响应产生的断电信号而断电。由调节的电压供电的至少 一个数字器件响应电压调节器进入断电状态而进入断电状态。该至少 一个数字器件另外给输入/输出单元提供数字输入信号。所述输入/输 出单元被连接为接收数字信号和保持信号。当所述至少一个数字器件 处于断电状态中时，所述输入/输出单元响应保持信号而维持数字输出 信号的最后状态。


为了更彻底地理解本发明及其优点，现在结合附图参照以下的说 明，在这些附图中，
图1是MCU芯片的框图，示出其各种功能；
图2是示出电网以及具有保持能力的相关输入/输出单元的框图3a和图3b示出电压调节器在各种模式中的操作；
图4是示出输入/输出单元的框图5是输入/输出单元的保持逻辑的逻辑图6是输入/输出单元的保持逻辑的示意图7a 7c示出输入/输出单元的操作；
图8示出芯片的数字和模拟部分；
图9示出具有数字和模拟部分的电路部件；
图IO示出昏睡(comatose)模式逻辑；
图11是处于昏睡模式逻辑中的电平移位器(level shifter )的示意
图；图12a和图12b是电压调节器的示意图； 图13是示出用于进入昏睡模式的过程的流程图； 图14是示出用于从昏睡模式加电的过程的流程图； 图15是保持锁存器(hold latch)的替代性实施例。
具体实施例方式
现在参照附图，更特别地，参照图1，示出微控制器单元(MCU) 100的框图。MCU100的类型一般与由Silicon Laboratories制造的、 一般被称为"8051混合信号控制器"的部件族No. C8051F300类似。 MCU100包含一般由"8051"型的常规的8位微处理器构成的处理核 心(processing core ) 102。处理核心102在来自多路复用器106的线 104上接收时钟信号。多路复用器106可操作为在多个时钟中进行选 择。提供24.5MHz可微调内部精密振荡器108或外部晶体控制振荡器 110。在2002年9月16日提交的、名称为"PRECISION OSCILLATOR FOR AN ASYNCHRONOUS TRANSMISSION SYSTEM"的美国专 利申请公开No. 2004/0054835中说明了精密内部振荡器108，在此通 过参考而加入其全部内容。处理核心102还可操作为接收测试端子112 上的外部复位，或者可操作为接收来自通电复位块114的复位信号， 它们均向处理核心102提供复位。通电复位块114还可被用于将MCU 100带出昏睡模式。处理核心102具有与其相关的多个存储器资源， 这些存储器资源是2K/4K/8K字节 一 次可编程(One Time Programmable, OTP)程序存储器116和256K字节SRAM存储器 118。 OTP存储器116基本上是工厂可编程的闪存器件。处理核心102 经由SFR总线220与各种数字和模拟外i殳接口 (interface) 。 SFR总 线120是允许处理核心102与各种操作针122接口的特定功能寄存器 总线，所述操作针122可将外面接口到芯片以接收数字值、输出数字 值、接收模拟值或输出模拟值。提供各种数字I/O外设124，它们是 UART 126、定时器128、 PCA/WDT 130和SMbus接口电路132。所 有这些电路126~132均可通过纵横解码器(crossbar decoder ) 134与输出针122接口，该纵横解码器134可操作为响应来自纵横控制器 136的控制信号，可配置地使这些器件与输出中的所选输出接口。端 口驱动器138被用于将从优先纵横解码器134接收的信号驱动到输出 针122。在美国专利No. 6839795中说明了纵横解码器，在此通过参考 而加入该专。
通向/来自数字外设224的数字输入/输出还被接口到与模拟外设 140。模拟外设140包含用于比较在输入线144上接收的两个信号的模 拟比较器142。模数转换器146从与MCU100上的多个输入针接口的 模拟多路复用器148接收模拟输入信号。模拟多路复用器148允许通 过针122感测多个输出，使得ADC146可被接口到各种传感器。通过 焊盘(pad) 150施加系统功率VDD。可通过例如电池给焊盘150施 加电力。如后面将更全面地说明的那样，电网152给模拟外设140和 数字外设124施加电力以对器件供电。
现在参照图2，更全面地示出与MCU IOO相关的电网152的一部 分。VDD端子150使用例如电池经由线202给模拟外设140提供 1.8V 3.6V信号。1.8V-3.6V信号还经由线206被提供给电压调节器 204。电压调节器204经由线208在加电操作模式中给向数字外围设备 124、控制器核心102和I/O单元210提供调节的1.8V信号。诸如控 制器核心、数字外设等的数字电路的电压电平由制造过程限定。随着 分辨率增加和线宽减小，操作电压降低。但是，外部电路可在不同的 电压电平上操作。通常地，I/O电路将包含电平移位器以容纳不同的 电平。提供该接口的1/0单元210位于端口驱动器138内或端口驱动 器138的输出/输入和模拟外设140之间。除了在外围设备224和模拟 外设140之间放置输入/输出单元210以外，还可在数字外围设备224 和外部输出针220之间放置输入/输出单元210。
电压调节器204可响应在来自处理器102的输入214处接收的输 入而被置入昏睡模式中。电压调节器204的昏睡模式由昏睡模式逻辑 220控制。昏睡才莫式逻辑220响应来自处理核心102的输入。当处于 昏睡模式中时，不管从线206上的VDD焊盘150接收到的电压输入是什么，电压调节器204都将输出调节的零电压。通过提供从电压调 节器204输出的OV调节电压，接收所述调节的OV信号的处理核心 102、所有的数字外设和器件124将在它们的数字输出线上提供相应的 OV输出信号(数字"0")，并在昏睡模式状态中在该电平上维持该 数字输出信号。通过给处理核心102和数字外设124提供OV调节输 出电压，来自数字外设124的数字输出保持在稳定的OV状态，而不 是使输出数字信号浮动到未知的状态，如果电压调节器和数字外设被 关闭则会出现这种浮动。
图3a示出响应在来自处理核心102的输入214上接收的昏睡模式 启用控制信号的电压调节器204的操作。当电压调节器204的输入214 接收加电模式信号并且从相关的电源或电池源输入0~3.6V电压供给 时，电压调节器204提供调节的1.8V电压信号。
现在参照图3b，当电压调节器204的输入214接收昏睡模式启用 信号并且未调节的输入电压仍为1.8 3.6V时，由于调节器204被禁用， 因此，不管输入电压多大，调节的输出电压对于数字电路保持在OV。 这导致数字外设124限制电力使用，同时给数字电路输出提供响应OV 输入的已知的数字低状态。如后面将说明的那样，复位信号将会将调 节器214的输出复位到其调节的电压电平，并且随后将是通电复位 (Power on Reset, POR)操作。
现在参照图4，更全面地示出输入/输出单元210。数字输出信号 被输入到输入/输出单元210内的电平移位器402。进入电平移位器402 的其它信号包含来自电压调节器204的调节的电压和从焊盘150提供 的未调节的系统电压VDD。I/0单元210另外包含使得从数字外设124 接收的1/0单元210的输出能够在昏睡模式中维持在恒定的状态的保 持启用输入216。电平移位器电路402将由调节的功率域(power domain)中的数字外设124所提供的信号的电压电平移位到适于未调 节的功率域中的模拟外设140或数字1/0针的电平。电平移位的信号 被输入给保持逻辑404。保持逻辑404还被连接为从焊盘150接收系 统功率VDD，并且还被配置为接收由昏睡模式逻辑220提供的保持启用信号。当数字外设124响应从电压调节器204接收0V信号而被断 电时，保持启用信号使得提供给保持逻辑304的输入的数字信号的最 后状态能够被锁存到保持逻辑304的输出上。当电压调节器204进入 昏睡状态时，它给数字外设124提供0V的调节电压。响应调节的OV 信号，数字外设的输出达到OV，并且电平移位器的输出达到0V。如 果需要数字外设124输出的信号来启用或禁用与MCU IOO连接的外 部器件或内部模拟外设140，这会产生问题。如果由于内部数字配置 信号处于未知状态而导致数字输出的配置被重新配置为在输出和输入 之间切换，那么会出现另一问题。通过将数字控制信号的最后状态锁 存到保持逻辑404的输出，在输出上维持数字控制信号的最后状态。 保持逻辑404的输出被提供给接口焊盘406。除了接口焊盘406以外， 来自保持逻辑304的信号输出还可作为电平移位的数字值被直接输入 给才莫拟外i殳140。
现在参照图5，示出保持逻辑404的逻辑图。D,N代表从电平移位 器402提供的电平移位的数字输出信号。DouT代表从保持逻辑404的 输出提供的数字输出信号。VDD包含提供给保持逻辑404的系统电压， 并且还被用于对逆变器(inverter) 504和506供电。当保持信号为低 (数字"0")时，开关502被关闭并且开关508被打开。这导致施加 到输入DIN上的数字控制信号通过保持逻辑404并作为输出信号DOUT 被提供。当保持信号随着电压调节器240进入昏睡状态而走高(数字 'T，)时，开关502被打开并且开关508被关闭。DouT的最后状态 通过反馈环510被反馈到逆变器504、 506的输入。这导致输入/输出 单元210在昏睡模式中保持在其最后接收的状态中。这样，不管在保 持启用信号走高时向D^施加什么样的信号，都将在昏睡模式中在 DouT的输出处维持该信号。该输出可驱动I/O电路被配置为数字输出 的输出焊盘，或者它可在昏睡模式中驱动对于未调节的功率域中的外 围电路的另一内部外围数字输入。
现在参照图6，提供图5所示的保持逻辑404的示意图。在节点 502处提供Dm信号，并且在节点604处提供DouT信号。电平移位器402由晶体管606 616构成。晶体管606和604的栅极与节点602连 接。晶体管604的源极/漏极路径被连在调节电压VREc和节点618之 间。晶体管606使其源极/漏极路径连在节点618和接地之间。晶体管 612的栅极与节点602连接。晶体管612的漏极/源极路径被连在节点 620和接地之间。节点610使其源极/漏极路径连在VDD和节点620 之间。晶体管614的栅极与节点620连接。晶体管614的漏极/源极路 径被连在VDD和节点622之间。晶体管610的栅极还与节点622连 接。晶体管616使其栅极与节点618连接并使其源极/漏极路径连在节 点622和接地之间。电平移位器402的输出取自节点622并被提供给 保持逻辑404的输入节点622。开关602由晶体管626和628构成。 晶体管626使其源极/漏极路径被连在节点622和节点630之间。晶体 管626的栅极与节点632连接。晶体管628的栅极与节点634连接。 开关608由晶体管636和638构成。晶体管636使其栅极与节点634 连接。晶体管636的源极/漏极路径被连在节点640和节点630之间。 晶体管638的源极/漏极路径也被连在节点640和节点630之间。晶体 管638的栅极与节点632连接。保持启用信号被施加到与晶体管648 和650的栅极连接的节点646上。晶体管648的源极/漏极路径,皮连在 VDD和节点632之间。晶体管650的源极/漏极路径被连在节点632 和接地之间。晶体管652使其栅极与节点632连接，晶体管654也是 这样。晶体管652使其源极/漏极路径连在VDD和节点634之间。晶 体管654使其源极/漏极路径连在节点634和接地之间。逆变器604由 晶体管656和658构成。晶体管656和658的栅极与节点630连接。 晶体管656的源极/漏极路径被连在VDD和节点660之间。晶体管658 使其源极/漏极路径连在节点660和接地之间。晶体管662和664的栅 极与节点660连接。晶体管662使其源极/漏极路径连在VDD和节点 604之间。晶体管664使其源极/漏极路径连在节点604和接地之间。 反馈环分别被连在与晶体管662的漏极连接的节点604和晶体管664 的源极以及晶体管638和636的漏极之间。
在图6的电路的操作中，电平移位器接收将为逻辑"1"或逻辑"0"的节点602上的数字输入。该逻辑电压将经历零到约1.7V的调节的功 率域电压的轨对轨变化(rail-to-rail variation )。当出现逻辑"1"时， 这接通晶体管606并且还接通晶体管612。接通晶体管606和调节的 功率域还导致节点618走低并关闭晶体管616。由于晶体管612已被 接通，因此这将节点620拉低、从而接通晶体管614并使节点624升 高。节点624将关闭晶体管610，使得逻辑"1"现在被锁存到节点624 上。类似地，对于节点602上的逻辑"0"输入，晶体管612被关闭并 且晶体管604被接通使节点618走高并接通晶体管616，将节点624 拉低并接通晶体管610以将节点620拉起并关闭晶体管614，由此将 逻辑"0"放在节点624上。在节点646上接收的保持信号是在被断言
(assert )时为高的全局保持信号。这将会接通晶体管650并关闭晶体 管648并拉低节点632。当节点632被拉低时，这会接通晶体管654 并关闭晶体管652，从而拉高节点634。第一开关即开关602由晶体管 626和28表示，其一侧即节点622与节点624连接。当节点632被拉 低时，这关闭晶体管626和628。开关608由晶体管636和638表示， 并且，节点632走低将接通晶体管638，并且，通过晶体管654被关 闭并且晶体管652被接通从而拉高节点634，晶体管636将被关闭， 节点634还控制晶体管628。因此，通过晶体管636和638而与节点 630连接的节点640将从输出604提供反馈。逆变器504由晶体管656 和658表示，并且逆变器506由晶体管662和664表示。
现在参照图7a 7c，示出当微控制器单元100处于昏睡和加电的 操作模式时响应各种电压输入的输入/输出单元210的操作。图7a示 出加电的操作模式，其中，1.8V数字信号(数字"1")被提供给电 平移位器402。电平移位器402将1.8V信号移位到3.6V电平(数字
"1")，并且，由于对于保持逻辑的启用输入正在接收OV信号(数 字"0"),因此，保持逻辑仅通过3.6V信号。现在参照图7b，当0V
(数字"0")信号被施加到电平移位器402上时，输入/输出单元210 以类似的方式操作。电平移位器402提供输出OV(数字"0")信号， 并且，保持逻辑404响应保持输入接收0V (数字"0")值而通过OV信号。
现在参照图7c,当保持逻辑404的保持输入接收1.8V控制值(数 字"1")时，由于相关的数字电路将处于昏睡模式中，因此对于电平 移位器402的输入将为来自该电路的0V，并且电平移位器402的输出 也将为0V。当保持启用输入在保持逻辑404上走高时，保持逻辑404 的输出将取决于从电平移位器402提供的电压电平而为3.6V或0V。 这样，保持逻辑404的输出可在昏睡模式中维持在恒定的状态。
现在参照图8，更全面地示出微控制器单元100的数字部分802 和微控制器单元100的模拟部分804的操作之间的分离。数字部分802 和模拟部分804沿线806被分开。由于实际的微控制器单元100会包 含被必要地互连以实现操作的单个芯片上的所有的数字和模拟部件， 因此该线806仅用于解释目的。由于诸如程序存储器116、处理核心 102、时钟电路108和通电复位114的器件完全是数字部件并将在调节 的功率电平处操作，因此它们均位于微控制器单元100的数字部分802 上。位于芯片的模拟部分上的部件包含将在未调节的功率电平处操作 的模拟多路复用器148和模拟比较器142。这些部件全部是模拟的。 微控制器单元100上的一些部件既位于数字部分802上又位于模拟部 分804上，因为它们各包含数字和模拟电路。这些类型的部件的例子 包含数字输入/输出808、模数转换器146和数模转换器810。从电压 调节器204给数字部件提供调节的电压。调节器204给数字部件提供 调节的电压，并可被重新配置为响应来自处理核心102的 STARTCOMA (开始昏睡)控制信号而在昏睡模式中提供调节的OV 信号。电源针VDD150给电压调节器204提供未调节的电力，并且调 节器204给数字部件提供调节的电压。VDD针150还给模拟部件中的 每一个供给电力，所述模拟部件包含微控制器单元100内的仅是模拟 的那些部件以及既是模拟的又是数字的那些部件。
一般地，MCU100的主处理部件将是数字电路的开关部分，这些 是被计时的操作。为了实现电路的密度，利用一般需要较低的操作电 压电平的制造工艺。在这些较低的操作电压下，较高的电流被利用。调节器允许给数字电路施加该较低的电压，以将数字电路维持在其适
当的操作电压范围内，但输入上的较高的VDD可导致在电压调节器 电路中消耗过多的电力。这是昏睡模式希望关闭调节器的原因。仅终 止时钟操作并不抑制泄漏电流继续被消耗。因此，将调节电压降低到 OV会减小由于泄漏电流导致的功率损失。当然，作为与MCU100接 口的芯片的外部电路可以不同的电压电平操作，因此，需要对于留下 的电平移位的电压的需求。为了将各种针的输出状态维持在预定的电 平，要求被保留的配置信息必须被维持，其中，数字i/o焊盘具有被 配置为数字输出、数字输入或模拟输入/输出的能力。该配置信息由从 处理核心接收的数字控制信号确定，并且根据本公开希望对于I/O电 路维持该控制信号。因此，本公开的锁存电路允许将高加电的未调节 的功率域中的任何数字控制部分维持在其最后的已知状态中，使得数 字电路可被完全断电。 一旦加电，数字电路就将返回预定的加电配置 和已知的状态。例如，如果芯片上的I/O焊盘被配置为数字输入，那 么它会为这种配置从处理核心102接收数字控制信号。如果该控制信 号在昏睡模式中被去除，那么该输入/输出单元可能回复到可对期望高 阻抗的电路呈现小阻抗的模拟配置。这对于外部电路会是潜在地危险
的。但是，可以是数字输出被锁存为数字"r ，并且， 一旦加电，加
电中的初始状态可以为逻辑"0"并且状态由此会改变。这种情况下，
状态的改变不会是那样不利的。
现在参照图9,更全面地示出如前面关于图8说明的那样既包含 模拟部分又包含数字部分的数字部件。在这种情况下，数字/模拟部件 包含模数转换器146。模拟部分902包含对提供给模数转换器146的 模拟输入904进行接收和采样所必需的电路。类似地，数字部分906 包含提供模数转换并在总线908上输出数字输出信号所必需的开关电 路。给数字部分906提供来自输入针910上的电压调节器204的电压 VREG。类似地，给模数转换器146的模拟部分902提供输入针912上 的系统功率VDD。位于模数转换器146的模拟电路902和数字电路 906之间的是电平移位器电路914。这使得能够直接在微控制器单元100的数字模拟接口处从在模拟域中操作所必需的操作电压移位在数 字域中操作所必需的操作电压电平。电平移位器914可与上述的输入/ 输出单元210类似。
现在参照图10，示出昏睡模式逻辑220。昏睡模式逻辑220负责 响应在输入1004处从处理器102接收的STARTCOMA信号而起动昏 睡模式。在输入1004处接收STARTCOMA信号将最终将电压调节器 204放入昏睡模式中。 一旦在输入1004处接收STARTCOMA信号， 就将该信号提供给电平移位器电路1006。电平移位器电路1006使用 来自电压调节器204的调节的电压供给而操作。电平移位器1006被配 置为，使得在响应线1007上的控制输入而不从电压调节器204向其供 给调节的电压时其输出数字零电压电平。电平移位器1006由其输入与 STARTCOMA输入1004连接并且其输出与节点1010连接的运算放 大器1008构成。运算放大器1008与系统功率VDD和调节的电压VREG 两者连接。运算放大器还接收线1007上的控制信号以将电平移位器 1008的输出驱动到零。晶体管1012使其源极/漏极路径连在运算放大 器1006的输入和接地之间。晶体管1012的栅极也与接地连接。
起始滤波器1014在节点1010处与电平移位器1006的运算放大器 1008的输出连接。对于STARTCOMA信号需要起始滤波器1014以 从接通/关闭电压调节器204滤除噪声，并且，该起始滤波器1014还 提供延迟以使得能够在调节器204进入昏睡模式之前锁存数字输出。 特别地，滤波器1014防止噪声唤醒电压调节器204，从而将电压调节 器放回昏睡模式中。起始滤波器1014由第一 p沟道晶体管1016构成， 该第一 p沟道晶体管1016使其源极/漏极路径连在系统功率V D D和节 点1018之间。晶体管1016的栅极与节点1010连接。电容器1020被 连在晶体管1016的源极和漏极之间。电阻器1022被连在节点1018 和晶体管1024的源极之间。晶体管1024使其源极/漏极路径连在电阻 器1022和接地之间。晶体管1024的栅极与节点1010连接。施密特触 发逆变器1026的输入与节点1018连接，并且施密特触发逆变器1026 的输出被提供给或非门(norgate) 1028的第一输入，这提供延迟。当施加到输入1004上的STARTCOMA信号为低时，由于施密特 触发逆变器1026的输出将为低，从而给由NOR门1028和NOR门 1032构成的交叉耦合锁存器(cross coupled latch ) 1030提供关(off) 信号，因此，电平移位器1006和起始滤波器1014不影响昏睡逻辑电 路的操作。但是， 一旦来自施密特触发逆变器1026的信号响应向输入 1004施加的高STARTCOMA信号而走高，就通过来自施密特触发逆 变器1026的信号而起始将电压调节器204放在昏睡模式中的过程。
交叉耦合锁存器1030内的NOR门1028的第二输入与节点1034 连接。NOR门1028的输出与NOR门1032的第一输入连接。响应从 处理核心102施加到针复位B输入1036的唤醒信号，当调节器处于 昏睡模式时，nor门1032的第二输入接收激活电压调节器204的信号。 电压调节器启用锁存器1030 (交叉耦合锁存器)内的NOR门1032的 输出被施加到逆变器108的输入。逆变器108的输出被提供给电压调 节器204的启用输入1014。针复位B输入1036 ^皮施加到NAND (与 非)门1038的第一输入。NAND门1038的第二输入与逆变器1040 的输出连接。逆变器1040的输入与施密特触发逆变器1042的输出连 接。施密特触发逆变器1042的输入与节点1044连接。电阻器1046 #皮连在VDD和节点1044之间。电容器1048^皮连在节点1044和接地 之间。复位B输入1036通常地为高。当复位B针1036 ,皮处理核心102 驱动为低时，NAND门1038的输出将导致电压调节器204^f皮接通并 将电平移位器1006的输出驱动到零。当响应走高的复位输入而接通调 节器时，需要施加到电压调节器204上的通电复位114以使数字系统 复位。
用以下的方式产生对于输入/输出单元210内的每一个保持逻辑电 路404的保持信号的产生。OR(或)门1052具有与电平移位器1006 的输出处的节点1010连接的第一输入。OR门1052的第二输入与交 叉耦合锁存器1030的NOR门1032的输出处的节点1034连接。OR 门1052的输出包含用于在STARTCOMA信号走高时锁存输入/输出 单元210的保持逻辑的全局保持信号。作为昏睡模式逻辑1002的操作的概述，输入1004上的 STARTCOMA信号被拉高，这将在节点1010处被电平移位到更高的 电平，由此在OR门1052的输出上断言全局保持信号。同时，它将接 通晶体管1024，并且，在与施密特触发器1026和电阻器1022相关的 延迟之后，对于NOR门1028的输入将净皮拉高，由此强制输出为低。 这将导致OR门1032的两个输入为低以强制OR门1032的输出为高 并在其输出上锁存逻辑"1"，以导致输入214上的调节器204的启用 输入走低并禁用调节器并将电压拉到0V。这将被锁存，并且锁存电路 由NOR门1032和1028构成。 一旦NOR门1032的输出走高，这将 导致电平移位器1006的输出被锁存到预定的状态，使得将没有噪声通 过滤波器1014。将在后面说明这一点。另外，由于NOR门1032的锁 存输出由对于OR门1052的第二输入构成使得这控制全局保持信号的 断言，因此，节点1010的状态不重要。
现在参照图ll，示出电平移位器1006的示意图。电平移位器1006 包含用于在图70的输入1004处施加的STARTCOMA信号的输入 1102。在节点1104处施加电平移位器1006的输出。在输入1106处施 加来自电压调节器204的调节电压，并且，在输入1108处施加系统电 压VDD。在输入1110处施加来自电压调节器启用锁存器1030的输入。 该输入使得电平移位器1006的输出1104能够被驱动到当起始昏睡模 式时电平移位器1006所需要的稳定低(数字"0")值。STARTCOMA 信号被施加到节点1110上。晶体管1112和1114使它们的栅极与节点 1110连接。晶体管1114使其源极/漏极路径被连在节点1116和接地之 间。晶体管1112使其源极/漏极路径被连在节点1118和节点1116之 间。晶体管1120使其源极/漏极路径被连在VREG和节点1118之间。 晶体管1120的栅极与节点1122连接，该节点1122被连接为经由输入 1110从电压调节器启用锁存器1030接收启用信号。晶体管1124使其 栅极与节点1122连接。晶体管1124的源极/漏极路径被连在节点1110 和接地之间。晶体管1126使其栅极与节点1116连接。晶体管1126 的漏极/源极路径被连在与输出节点1104连接的节点1128和接地之间。晶体管1130被连在节点1128和接地之间。晶体管1130的栅极与 节点1132连接。晶体管1134使其源极/漏极路径被连在节点1128和 接地之间。晶体管1134的栅极与节点1136连接。晶体管1138使其源 极/漏极路径被连在节点1136和接地之间。晶体管1138的栅极与节点 1110连接。晶体管1140和1142使它们的栅极与连接到电压调节启用 输入1110的节点1132连接。晶体管1140的源极/漏极路径被连在节 点1144和节点1128之间。晶体管1146使其源极/漏极路径被连在VDD 和节点1144之间。晶体管1146的栅极与节点1136连接。晶体管1142 使其源极/漏极路径被连在节点1148和节点1136之间。晶体管1150 使其源极/漏极路径被连在VDD和节点1148之间。晶体管1150的栅 极与节点1128连接。
当初始地在输入节点1102处施加STARTCOMA信号时，在节点 1104处输出相应的电平移位的信号。该信号通过起始滤波器7014，以 从施密特触发逆变器726产生导致施加到电压调节器204上的启用信 号走低的数字高信号。这从电压调节器启用锁存器1030产生经由输入 1007提供回给电平移位器1006的输出。这导致输出1104被拉到纯低 (solid low)(数字"0")，从而导致电平移位器1006的输出在整 个昏睡模式中保持在稳定低状态。
现在参照图12a和图12b，更全面地示出电压调节器204。非调节 的系统电压VDD在输入1202处被输入到电压调节器204上。电压调 节器启用信号被施加到启用输入1204上。旁通(bypass )信号在输入 1206处被提供给电压调节器204。从输出1208施加调节的电压信号。 启用信号被施加到对于电压调节器204的节点1210的输入1204上。 晶体管1212的栅极和晶体管1214的栅极各与节点1210连接。晶体管 1212使其源极/漏极路径-敗连在VDD和节点1216之间。晶体管1214 使其源极/漏极路径被连在节点1116和接地之间。晶体管1218和1220 另外使它们的栅极与节点1210连接。晶体管1218使其源极/漏极路径 被连在VDD和节点1222之间。晶体管1220使其源极/漏极路径被连 在节点1222和节点1224之间。晶体管1226使其源极/漏极路径被连在节点1224和接地之间。晶体管1226的栅极在节点1228处与旁通输 入1206连接。晶体管1230也使其栅极与节点1228连接，并使其源极 /漏极路径被连在VDD和节点1222之间。晶体管1232使其源极/漏极 路径被连在VDD和节点1234之间。晶体管1236使其源极/漏极路径 被连在节点1234和接地之间。节点1232和1236的栅极相互互连。晶 体管1238使其源极/漏极路径被连在控制输入lptci 1239和节点1240 之间。晶体管1238的栅极与节点1216连接。晶体管1242使其源极/ 漏极路径被连在节点1240和接地之间。晶体管1242的栅极与节点 1240连接。晶体管1244使其栅极与节点1240连接。晶体管1244的 漏极/源极路径被连在节点1246和接地之间。晶体管1248使其源极/ 漏极路径被连在VDD和节点1246之间。晶体管1248的栅极与节点 1246连接。晶体管1250使其源极/漏极路径被连在VDD和节点1252 之间。晶体管1250的栅极与节点1246连接。晶体管1254使其源极/ 漏极路径被连在节点1252和节点1256之间。晶体管1254的栅极与节 点1252连接。晶体管1258使其源极/漏极路径被连在节点1256和接 地之间。晶体管1258的栅极与节点1260连接。晶体管1262使其源极 /漏极路径被连在节点1260和接地之间。晶体管1262的栅极与节点 1216连接。
晶体管1264使其源极/漏极路径被连在节点1266和节点1256之 间。晶体管1264的栅极与输入1268处的基准电压VREF连接。晶体管 1270使其源极/漏极路径被连在节点1272和节点1266之间。晶体管 1274使其漏极/源极路径,皮连在节点1276和节点1272之间。晶体管 1274的栅极与节点1246连接。晶体管1276使其源极/漏极路径被连在 VDD和节点1276之间。晶体管1278的栅极与节点1272连接。晶体 管1280的栅极与节点1272连接。晶体管1280的源极/漏极路径被连 在VDD和节点1281之间。晶体管1282使其栅极与节点1246连接。 晶体管1282的源极/漏极路径被连在节点1281和节点1283之间。晶 体管1284使其栅极与节点1252连接。晶体管1284的漏极/源极路径 被连在节点1283和节点1285之间。晶体管1286的源极/漏极路径被连在节点1285和节点1256之间。晶体管1286的栅极被连接为在1201 处接收信号v—fb。晶体管1287与节点1288连接。节点1288被连接 为接收旁通启用信号。晶体管1287的源极/漏极路径被连在VDD和节 点1283之间。电容器1289被连在节点1283和接地之间。晶体管1290 使其源极/漏极路径被连在VDD和节点1291之间。晶体管1292使其 源极/漏极路径被连在节点1291和接地之间。晶体管12卯和1292的 栅极相互连接。晶体管1294被连在VDD和节点1295之间。晶体管 1294的栅极与节点1291连接。晶体管1296使其源极/漏极路径被连在 节点1295和1297之间。电阻器1298被连在节点1297和节点1299 之间。节点1299还与VsENSE输出1300连接。电阻器1301被连在节 点1299和节点1303之间。晶体管1305净皮连在节点1303和接地之间。
当启用信号为高时，这将接通晶体管1214并将晶体管1238的栅 极拉低，从而接通晶体管1238。这将给偏置(bias)晶体管1242提供 电流流动。这是二极管连接的晶体管，该晶体管使通过其中的电流反 映(mirror)到晶体管1244和1248和由晶体管1258构成的共用节点 1256处的电流源。这基本上给调节器核心提供偏置电路。当旁通为低 时，这将导致晶体管1296的栅极由节点1283上的电压控制。这是由 于晶体管1287被关闭的事实。因此，这将导致调节的输出电压。当旁 通模式被选择时，旁通信号和启用信号被升为数字"1"。这导致晶体 管1226关闭以及晶体管1230关闭，由此将节点1222拉低，这是 gbypass—enableb信号走低。这将晶体管1287的栅极拉低，从而接通 晶体管1287并将晶体管1296的栅极拉高并覆盖(override )节点1283 上的调节的电压。这因此强制节点1202上的电压被强加到节点1208 上。另外，晶体管1305被关闭，使得电流将不流过电阻器1297和1301。
现在参照图13，示出说明进入昏睡模式时的微控制器单元100的 操作的流程图。该过程在步骤1302处起始，并且，询问步骤1304通 过处理器102监视昏睡模式的起始的指示。当在询问步骤1304处起始 昏睡模式时，处理核心102在步骤1306处向与昏睡操作相关的SFR 寄存器写入一个位以起始昏睡模式。响应SFR寄存器内的指示昏睡模式的开始的位，昏睡模式逻辑内的STARTCOMA针在步骤1308处被 拉高。另外，在步骤1310处，用于锁存数字电路的输出的保持信号被 拉高。响应高的保持信号，数字电路的输出在步骤1312处被锁存到它 们的最近的状态。电压调节器然后在小的延迟之后在步骤1314处被禁 用，以允许断言全局保持信号。另外，来自电平移位器1006的电平移 位的STARTCOMA信号在步骤1316处被强制到已知的零状态。微控 制单元100然后将处于昏睡模式中，并且过程在步骤1318处结束。
现在参照图14，示出用于从昏睡模式状态中出来的过程。该过程 在步骤1402处起始，并且复位条形针(bar pin )在步骤1404处被拉 低。 一旦复位条形针走低，电压调节器204就响应来自电压调节器启 用锁存器1030的启用信号而在步骤1406处被唤醒。这基本上将由 NOR门构成的锁复位为将NOR门1052的一个输入拉低的节点1034 上的逻辑"0"，并且，用于STARTCOMA信号的SFR位也通过核 心102被初始地断言为逻辑"0"。通电复位电路在步骤1408处被用 于初始化微控制器单元100内的所有数字电路。 一旦所有的数字电路 都已返回加电状态，就在步骤1410处完成该过程。
现在参照图15，示出保持锁存器的替代性实施例。在该实施例中， 使用电压V肌g以代替保持信号。在数字域中，将存在将驱动在调节的
电压V肌g处的电压输出的一些类型的驱动器。出于示例性目的，将这
示意为由串联连接在vreg和接地之间且它们的栅极与输入1506连接 的n沟道晶体管1502和p沟道晶体管1504构成的CMOS对。这将导 致输出数字电压或信号DIN。这通过在Vreg操作的緩冲器1508被输 入，以在数据线1510上提供输出。数据线1510被输入两个串联连接 的CMOS晶体管即串联连接的p沟道晶体管1512和n沟道晶体管 1514的栅极，以在输出节点1516处提供输出。晶体管1512和1514 被设置在VREG和接地之间。
提供用于接收晶体管1512和1514的输出的锁存和电平移位电路 1520。 n沟道晶体管1522 #:连在节点1524和接地之间，并且n沟道 晶体管1542和1526被连在节点1528和接地之间。晶体管1522的栅极与驱动晶体管1512和1514的栅极的节点1510连接，并且节点1516 与晶体管1526的栅极连接。因此，当例如在节点1510上设置逻辑"0" 时，这将关闭晶体管1522，并且节点1516将为逻辑"1"，这将接通 晶体管1526从而将节点1528拉低。p沟道锁存器具有连接在VDD外 部(未调节的VDD)和节点1524之间的p沟道晶体管1530和连接在 VDDEXT和节点1528之间的p沟道晶体管1532。晶体管1530和1532 的栅极被交叉耦合，使得晶体管1530的栅极与节点1528连接，并且 晶体管1532的栅极与节点1524连接。因此，对于上述的逻辑状态， 在节点1510上，晶体管1530将使其栅极被拉低并将接通拉高的节点 1524，节点1524包含一个输出。晶体管1532将使其栅极被拉高，由 此将其关闭并允许晶体管1526将节点1528拉低，节点1528包含另一 输出，可选择输出1524和1528中的任一个作为锁存器的输出。
提供当V^c被拉到OV时操作断电模式的第二锁存电路。这由其 源极/漏极路径被连在节点1524和接地之间并且其栅极与节点1528连 接的n沟道晶体管1540构成。n沟道晶体管1542使其源极/漏极路径 被连在节点1528和接地之间，并使其栅极与节点1524连接。晶体管 1540和1542分别相对于晶体管1522和1526，是"弱的"晶体管。这 意p未着它们具有与其相关的基本上较高的跨导(transconductance )。 通过将晶体管1540和1542制造为晶体管1522和1526的尺寸的约一 半、并通过组合而倍增(multiply)晶体管1522和1526的数量使得 晶体管1522和1526由约6个晶体管构成来促进这一点。因此，晶体 管1522和1526的平行配置中的每一个晶体管包含两倍尺寸的6个晶 体管，使得尺寸差异为12X。因此，如果出于一些原因当晶体管1540 或1542中的任一个被接通时晶体管1522被接通，那么它们会给予那 些晶体管过度的功率(overpower)，并且晶体管1540和1542的效果 将会具有很小的影响。
在操作中，当断言断电模式时，将通过禁用调节器而拉低VREG。 当出现这一点时，Vkec被拉到接地。当出现这一点时，与数字侧即晶 体管1504和1502相关的VREG将节点1510拉低，并且将存在i殳置在其上的逻辑"0"。同时，1512的源极/漏极路径上的vreg将导致节点 1516#皮拉低。因此，晶体管1522和1526的栅极将被拉低，由此关闭 那些晶体管。但是，如果在节点1524上存在例如逻辑"0"并在节点 1528上存在逻辑"1"，那么节点1524上的逻辑"0"会关闭晶体管 1524，由此允许在节点1528上保持逻辑"1"。晶体管1540会维持节 点1524为低。类似地，由于晶体管1542已处于关状况，因此当晶体 管1526关闭时，将在节点1528上维持逻辑"1"。因此，作为这两个 晶体管1522和1526被关闭的结果，形成第二锁存器的两个弱的晶体 管将维持锁存状态。因此，可以看出，不需要保持信号；而是，所需 要的只是拉低Vreg以全力(full force)降低要被关闭的晶体管1522 和1526并保持锁存器的状态。当重新拉高V肌g时，不管什么数据在 来自数字侧即与调节的电压相关的一侧的输入1506上，该数据都将在 节点1510和1516上被断言，并且该锁存器然后将具有潜在地新的值。 但是，重要的方面在于，在断电模式中，锁存器的最后的已知的状态 被维持。
虽然已详细说明了优选的实施例，但应理解，在不背离由所附的 权利要求限定的本发明的范围的条件下，在其中可以作出各种变化、 替代和更改。
权利要求
1. 一种微控制器单元，包括 用于产生断电信号的处理器； 用于响应所述断电信号而产生保持信号的控制逻辑； 用于响应输入电压而提供调节电压的电压调节器，所述电压调节器响应所述断电信号而断电；由所述调节电压供电并且响应所述电压调节器进入断电状态而进 入断电状态的至少 一个数字器件，所述至少一个数字器件提供至少一 个数字输出信号；和被连接为接收所迷数字输出信号和所述保持信号的输入/输出单 元，所述输入/输出单元在所述至少一个数字器件处于断电状态中时响 应所述保持信号而维持所述数字输出信号的最后状态。
2. 根据权利要求1的微控制器单元，其中，所述输入/输出单元 还包括用于将所述数字输出信号的电平移位到所希望电平的电平移位 器；和用于响应所述保持信号而将移位的数字输出信号的所述最后状态 维持在所述最后状态中的保持逻辑。
3. 根据权利要求1的微控制器单元，其中，所述输入/输出单元 还包括串联连接的一对逆变器电路；用于响应所述保持信号而连接和断开所述数字输出信号与所述一 对逆变器电路的第一开关；连接在所述一对逆变器电路的输出和所述一对逆变器电路的输入 之间的反馈环；和用于响应所述保持信号而打开和关闭所述一对逆变器电路的输出 和输入之间的所述反馈环的第二开关。
4. 根据权利要求3的微控制器单元，其中，响应处于第一状态的所述保持信号，所述第一开关被关闭并且所述第二开关被打开，并且， 响应处于第二状态的所述保持信号，所述第一开关被打开并且所述第 二开关被关闭。
5. 根据权利要求1的微控制器单元，还包括与所述输入/输出单 元连接的用于接收所述数字输出信号的至少一个模拟电路。
6. 根据权利要求l的微控制器单元，其中，所述电压调节器响应 所述断电信号而被断电。
7. —种微控制器单元，包括用于产生断电信号和保持信号的处理器； 用于响应所述断电信号而产生保持信号的控制逻辑； 用于响应输入电压而提供调节电压的电压调节器，其中，所述电压调节器响应所述断电信号而被断电；由所述调节电压供电并且响应所述电压调节器进入断电状态而进入断电状态的至少一个数字器件，所述至少一个数字器件提供至少一个数字输出信号；和被连接为接收所述数字输出信号和所述保持信号的输入/输出单元，所述输入/输出单元在所述至少一个数字器件处于断电状态中时响应所述保持信号而维持所述数字输出信号的最后状态；至少一个数字器件接收所述:字输出信号的至少一个模拟电路。、
8. 根据权利要求7的微控制器单元，其中，所述输入/输出单元 还包括用于将所述数字输出信号的电平移位到用于模拟的所希望电平的 电平移位器；和用于响应所述保持信号而将移位的数字输出信号的所述最后状态 维持在所述最后状态中的保持逻辑。
9. 根据权利要求7的微控制器单元，其中，所述输入/输出单元 还包括串联连接的一对逆变器电路；用于响应所述保持信号而连接和断开所述数字输出信号与所述一对逆变器电路的第一开关；连接在所述一对逆变器电路的输出和所述一对逆变器电路的输入 之间的反馈环；和用于响应所述保持信号而打开和关闭所述一对逆变器电路的输出 和输入之间的所述反馈环的第二开关。
10. 根据权利要求9的微控制器单元，其中，响应处于第一状态 的所述保持信号，所述第一开关被关闭并且所述第二开关被打开，并 且，响应处于笫二状态的所述保持信号，所述第一开关被打开并且所 述第二开关被关闭。
11. 一种输入/输出单元，包括用于将所述数字输出信号的电平移位到用于模拟的所希望电平的 电平移位器；和用于在相关的数字器件处于断电状态时响应保持信号而维持移位 的数字输出信号的所述最后状态的保持逻辑。
12. 根据权利要求11的微控制器单元，其中，所述输入/输出单 元还包括串联连接的一对逆变器电路；用于响应所述保持信号而连接和断开所述数字输出信号与所述一 对逆变器电路的第一开关；连接在所述一对逆变器电路的输出和所述一对逆变器电路的输入 之间的反馈环；和用于响应所述保持信号而打开和关闭所述一对逆变器电路的输出 和输入之间的所述反馈环的第二开关。
13. 根据权利要求12的微控制器单元，其中，响应处于第一状态 的所述保持信号，所述第一开关被关闭并且所述第二开关被打开，并 且，响应处于第二状态的所述保持信号，所述第一开关被打开并且所 述第二开关被关闭。
14. 一种用于微控制器单元的方法，包括产生断电信号和保持信号；响应输入电压而提供调节电压；响应所述断电信号而将电压调节器断电；响应所述电压调节器进入断电状态而将由所述调节电压供电的至 少一个数字器件断电；和当所述至少一个数字器件处于断电状态时，响应所述保持信号而 维持来自所述至少一个数字器件的数字输出信号的最后状态。
15. 根据权利要求14的方法，其中，所述维持的步骤还包括以下 步骤将所述数字输出信号的电平移位到所希望电平；和 响应所述保持信号而将移位的数字输出信号的所述最后状态维持 在所述最后状态中。
16. 根据权利要求14的方法，其中，所述维持的步骤还包括以下 步骤响应处于第一状态的所述保持信号，响应所述保持信号而断开来 自所述至少一个数字电路的所述数字输出信号的输入；和响应处于第一状态的所述保持信号，连接被连在一对逆变器电路 的输出和所述一对逆变器电路的输入之间的反馈环。
全文摘要
本发明包括微控制器单元，所述微控制器单元包含用于产生断电信号的处理器。控制逻辑响应所述断电信号而产生保持信号。电压调节器(204)响应输入电压而提供调节的电压并且响应所述断电信号而断电。由所述调节的电压供电的至少一个数字器件响应所述电压调节器进入断电状态而进入断电模式。所述至少一个数字器件提供向输入/输出单元(210)提供的至少一个数字输出信号。所述输入/输出单元还被连接为接收保持信号。当所述至少一个数字器件进入断电状态时，所述输入/输出单元响应所述保持信号而维持所述数字输出信号的最后状态。
文档编号G06F1/26GK101313267SQ200680043573
公开日2008年11月26日 申请日期2006年9月29日 优先权日2005年9月30日
发明者D·F·帕斯托瑞罗, G·R·乔杜里, 比朗齐纳斯·萨胡 申请人:硅谷实验室公司