多处理器系统和具有该系统的显示装置的制作方法

专利名称：多处理器系统和具有该系统的显示装置的制作方法
技术领域：
本发明涉及一种具有多个处理器的多处理器系统。
背景技术：
作为以串行接口来连接处理器和其它IC的方式，可以举出SPI (Serial Peripheral Interface:串行外设4妻口 )和I2C (Inter-Integrated Circuit:内置集成电路)的方式。 其中，上述处理器诸如为板上集成(on-board)的微计算机或微控制器等。作为上述其 它 IC ， 可以例举出 EEPROM ( Electrically Erasable Programmable Read-Only Memory:电气拭除式可编程只读存储器)、移位寄存器、显示驱动器、A/D转换器 等。在SPI中，无论处理器有1个还是有多个，都是进行1个主处理器和从属器件之 间的通信；在尸C的方式中，与上述仅使用1个主处理器的情况不同，能够使用多个主 处理器进行通信的功能，进行多个主处理器和从属器件之间的通信。
图6 (a)是表示由处理器形成的两个主处理器(MASTER)通过I2C的方式共用 作为从属器件(SLAVE)的EEPROM的结构示例。其中，上述处理器由ASIC (Application Specific intergrated Circuits:特殊应用集成电路)构成。在上述情况 下，根据各主处理器分别输出的序列时钟来决定与从属器件之间的数据读出和数据写 入的定时。
在专利文献1中，揭示了一种多个处理器具有共用存储器的多处理器系统。 图7表示专利文献1中记载的多处理器系统的结构。
如图7所示，该结构为3个处理器91-93通过共用总线112连接共用存储器 108。总线仲裁电路107b仲裁由处理器91-93中的哪一个对共用存储器108进行读出 或写入。处理器91通过局部总线(local bus) 102与总线控制电路104b和局部存储器 101连接，总线控制电路104b与局部总线102和共用总线112连接。处理器92通过局 部总线202与总线控制电路105b和局部存储器201连接，总线控制电路105b与局部 总线202和共用总线112连接。处理器93通过局部总线302与总线控制电路106b和
局部存储器301连接，总线控制电路106b与局部总线302和共用总线112连接。
在上述结构中，在处理器91 -93要求读出共用存储器108中同一地址的数据的情 况下，该情况通过控制线IIO从总线控制电路104b、 105b、 106b输入至总线仲裁电路 107b。总线仲裁电路107b根据预定的优先顺序接受从其中某一处理器发出的读出要 求，并通过控制线111对总线控制电路104b、 105b、 106b进行控制，使得该处理器的 地址总线和数据总线与共用总线112连接，以及使得其它处理器的数据总线与共用总 线112连接。由此，处理器91 ~93可同时对共用存储器108中相同地址的数据进^f亍读 出。
另一方面，在处理器91 -93分别要求读出共用存储器108中不同地址的数据的情 况下，该情况通过控制线IIO输入至总线仲裁电路107b,总线仲裁电路107b根据预定 的优先顺序接受从其中某一处理器发出的读出要求，并通过控制线111对总线控制电 路104b、 105b、 106b进行控制，使得该处理器的地址总线和数据总线与共用总线112 连接，并且使得其它处理器成为待机状态。由此，仅使其中一个处理器能够从共用存 储器108读出数据。
专利文献1:日本国专利申请公开特开平11-102348号公报，
公开日1999年4 月13日。

发明内容
如图6 U)所示，在I2C中，由于各主处理器分别决定与从属器件之间的数据读 出和数据写入的定时，主处理器和主处理器之间将产生对从属器件进行访问的竟争。 因此，对于利用多个主处理器所进行的数据通信，需要进行对主处理器之间的竟争予 以考虑的设计。当用于避免上述竟争的方法不完全时，可能产生通信缺陷这样的问题。
另外，如图6(b)所示，当各主处理器分别对单个存储器进行访问(access) 时，虽不会产生主处理器之间的竟争，但由于存储器的数量变大，从而导致成本的提 高。
另外，在SPI具有多个处理器的情况下，当各处理器试图对存储器进行访问时， 为了向各处理器分配访问权，需要具有可随时切换作为主处理器而设定的处理器的结 构。
在专利文献1所述的结构中，需要设置总线仲裁电路107b来防止处理器之间的对 共用存储器108进行访问的竟争，但这样会使系统的结构变得复杂，并导致成本的提高。
如上所述，在多处理器系统中，重要的是，通过简单的结构来确保避免多个处理 器间的竟争以及访问尽量少的存储器。尤其是，在多个处理器同时使用相同的数据的 情况下，将存储器作为上述处理器的共用的存储器，通过使各处理器共用该相同数 据，能够较大地简化多处理器系统的结构。
本发明是鉴于上述问题进行开发的，其目的在于提供一种能够简单且低成本地实 现以下结构的多处理器系统以及具有该系统的显示装置，即，对存储器进行访问时确 保避免各处理器之间的竟争的结构。
为了解决上述课题，本发明的多处理器系统包括多个处理器和上述多个处理器共
用的存储器，其特征在于，在上述多个处理器中仅有一个处理器是主处理器；上述存 储器是从属器件；上述多个处理器中除主处理器理器以外的处理器是监视上述主处理
本处理器相关的数据的监视器。
根据上述发明，监视器监视上述主处理器对上述存储器的数据读出的访问。由于 监视器在上述主处理器从上述存储器读出的数据中取得与本处理器相关的数据，因 此，监视器对主处理器所进行的访问动作不会产生任何干涉。即使具有多个监视器， 监视器之间也不会有干涉的动作。因此，能够确保避免处理器之间的竟争的发生，并 且，无需用以避免上述竟争而设置附加的结构。
如上所述，能够实现以下结构的多处理器系统，即，能够简单并低成本地实现可 确保避免对存储器进行访问时处理器之间的竟争。
为了解决上迷课题，本发明的显示装置包括上述多处理器系统；上述多个处理器 分别根据从上述存储器读出的数据对显示区域中各自所分配的区域进行驱动控制。
根据上述发明，在显示装置中，对分割显示区域后所得到的区域，利用同一信号 的情况较多，因此，通过在多处理器系统的存储器中存储与上述信号对应的数据作为 共用数据，监视器取得由主处理器读出的数据的机会就较多。因此，在上述显示装置 中，上述多处理器系统能够十分有效地动作。
另外，当处理器之间的共用数据较多，能取得这样的效果，即，可减小存储器的
尺寸，并有利于减小设计空间和成本。
本发明的其他目的、特征和优点在以下的描述中会变得十分明了。此外，以下参 照附图来明确本发明的优点。


图l表示本发明的实施方式，是表示多处理器系统的要部结构的框图。 图2是表示监视器的详细结构的框图。
图3表示本发明的实施方式，是表示具有图1所示的多处理系统的液晶显示装置 的结构的框图。
图4是表示在图3所示的液晶显示装置中，多处理器系统的处理器所输出的信号 的时序图。
图5是表示在图3所示的液晶显示装置中，多处理器系统的存储器的对照表的一 个示例。
图6表示现有技术的多处理器系统，图6 (a)和图6 (b)是表示多处理器系统的 结构示例的框图。
图7是表示现有技术的图，是表示多处理器系统的其它结构示例的框图。
1 多处理器系统
2 处理器(主处理器)
3 处理器(监视器)
4 存储器(从属器件)
具体实施例方式
以下通过实施例来详细说明本发明，但本发明并不限于此。 参照图1至图5说明本发明的一实施方式。
图1表示本实施方式的多处理器系统1的结构。多处理器系统1包括处理器2、处 理器3和存储器4。作为处理器2、处理器3和存储器4相互连接的接口，可以使用任 意的连接方式，例如SPI或I2C的方式。
处理器2是由ASIC (在图中表示为ASIC1 )构成的微处理器或者微控制器。处理 器2是通过向多处理器系统1中的从属器件发送命令来控制从属器件的动作的主处理 器(MASTER)。为了对从属器件的动作进行控制，输出用于使命令和数据的收发动 作成为同期的时钟。该时钟也决定了监视器的命令和数据的接收定时。在多处理器系 统1中，主处理器仅有一个，即上述的处理器2。
处理器3是由ASIC (在图1中表示为ASIC2)构成的微处理器或微控制器。在多 处理器系统1中，处理器3是监视处理器2对存储器4的数据读出访问的监视器 (MONITOR)。
存储器4存储有处理器2和处理器3使用的数据。存储器4是通过处理器2写入 数据的存储器，且是处理器2和处理器3共用的存储器。其中，存储器4由EEPROM 构成。除此之外，存储器4也可以由闪存等其它存储器构成。在多处理器系统1中， 该存储器4是从属器件(SLAVE),通过从作为主处理器的处理器2接收的命令，对 数据的读出动作和写入动作进行控制。图1表示了存储器4所存储的由处理器2和处 理器3使用的数据的一个示例。在地址000-011和101中存储了处理器2用(在图中 表示为ASIC1用)的数据，在地址100中存储了处理器2和处理器3共用(在图中表 示为ASIC1、 ASIC2共用)的数据，在地址110和地址111中存储了处理器3用(在 图中表示为ASIC2用)的数据。
用于收发命令、数据和时钟的接口总线可根据接口的种类适当地设定其形式。例 如，可对命令、数据和时钟的收发分别设置接口总线；也可以设置命令和数据的收发 共用的接口总线和时钟收发用的接口总线。
另外，处理器也可以是3个以上，在这种情况下，处理器2作为主处理器，处理 器2以外的处理器均作为监视器。在本实施方式的多处理器系统1中，多个处理器中 仅有一个成为主处理器，且成为主处理器的处理器被固定。
另外，上述存储器4作为从属器件，可以与任意的周边IC连接，例如，追加的存 储器、移位寄存器、显示驱动器和A/D转换器等。
以下说明在上述结构的多处理器系统1中，处理器2从存储器4中读出数据时的 动作。
处理器2向接口总线输出表示进行数据读出的命令，并向存储器4发送该命令。 对于要读出的数据所存储的地址，例如将该地址附加于上述命令的后半部分，也可以在存储器4响应了处理器2的读出要求后，处理器2再发送地址信息。即，作为处理 器2所发送的地址，既有处理器2本身使用的数据的地址，还有处理器3所使用的数 据的地址。也就是说，对照图1,处理器2可发送用于读出所有地址000~ 111的数据 的命令。
当存储器4接收从处理器2发送出的命令时，向接口总线输出被存储在所指定的 地址中的数据，并以此响应处理器2。
处理器2在从存储器4接收的数据中取得本处理器(也就是处理器2)所使用的数 据，忽视本处理器不用的数据。这里，对照图1,处理器2所使用的数据是地址000-101中的数据。
处理器3监视处理器2向接口总线输出的命令，并接收该命令。接着，判断上述 命令是否为从存储器4读出数据的命令。当处理器3判断出上述命令是从存储器4读 出数据的命令时，对读出的数据的地址是否为本处理器(也就是处理器3)所使用的数 据的地址进行判断。当读出的数据的地址是本处理器所使用的数据的地址时，将该数 据作为与本处理器相关的数据，并对应上迷命令，接收并取得从存储器4输出至接口 总线上的数据。这里，对照图1,处理器3所使用的数据的地址是地址100、 110和 111。
另外，当处理器3判断出处理器2向接口总线输出的命令不是表示从存储器4读 出数据的命令时，以及判断出读出的数据的地址不是本处理器所使用的数据的地址 时，处理器3忽视上述命令。因此，在上述情况下，即使接收到存储器4向接口总线 输出的数据，也不取得该数据。
以下，说明以实施上述动作的处理器3作为监视器时的具体结构的示例。另外， 作为主处理器的处理器2能够以SPI或户C等的接口中所利用的、通常的主处理器的结 构即可实现，因此，这里对其不做特别的说明。
图2表示作为监视器的处理器3的功能框图的结构例。
处理器3包括地址检测部3a、内部存储器3b、比较部3c、数据4全测部3d和内部 动作电路3e。
地址检测部3a判断从主处理器(处理器2)输出的命令是否为表示由从属器件 (存储器4)读出数据的命令，当判断出上述命令为读出数据的命令时，检测包含在上 述命令中的读出目的地的地址。内部存储器3b预先存储有监视器(处理器3 )所使用
的数据的地址。比较部3c对地址检测部3a所检测出的地址与内部存储器3b中存储的 地址是否一致进行比较。如果上述地址一致，就将地址一致的地址比较结果传送至数 据检测部3d,如果地址不一致，则将地址不一致的地址比较结果传送至数据4企测部 3d。
数据检测部3d接收由从属器件(存储器4)输出的读出数据，并根据从比较部3c
果从比较部3c接收到表示地址一致的地址比较结果时，就将接收了的数据取得并输至 内部动作电路3e内；如果从比较部3c接收到表示地址不一致的地址比较结果时，则 消去接收了的数据。内部动作部3e作为处理器，根据取得的数据进行动作。
如上所述，在本实施方式中，监视器监视主处理器对存储器进行的数据读出访 问。监视器在主处理器从存储器读出的数据中取得与本监视器相关的数据，因此，监 视器对主处理器的访问动作不会产生任何干涉。即使具有多个监视器，监视器之间也 不会发生相互干涉动作。因此，能够确保避免处理器之间的竟争的发生，并且，无需 为了避免上述竟争而设置附加的结构。
如上所迷，能够实现以下结构的多处理器系统，即，能够筒单并低成本地实现确 保避免对存储器进行访问时处理器之间的竟争。
以下，对搭载有本实施方式的多处理器系统1的液晶显示装置的示例进行说明。
图3表示具有多处理器系统1的液晶显示装置11的结构。
液晶显示装置11包括液晶面板12。其中，多处理器系统1的处理器2对上述液晶 面板12的显示区域上的左半边的区域Al进行驱动控制，多处理器系统1的处理器3 对上述液晶面板12的显示区域上的右半边的区域A2进行驱动控制。对分割成的每一 区域分别进行驱动控制，这样，有利于充分确保用于对像素个数多即分辨率高的液晶 显示装置中的各像素写入显示数据的时间。
液晶面板12包括源极驱动器SD1 ~ SD8和栅极驱动器GDI ~ GD6。
源极驱动器SD1 ~ SD4级联连接，栅极驱动器GDI ~ GD3也同样级联连接，这是 区域A1的驱动电路。处理器2向上述两驱动电路提供定时信号等的控制信号。
源极驱动器SD5 SD8级联连接，栅极驱动器GD4 GD6也同样级联连接，这是 区域A2的驱动电路。处理器3向上述两驱动电路提供定时信号等的控制信号。
作为定时信号，例如有与源极驱动器SD中使用的水平定时相关的信号，如源极启
动脉冲信号SP、锁存选通信号LS以及栅极时钟信号GCK,与栅极驱动器GD中使用 的垂直定时相关的信号，如栅极启动脉冲信号GSP和栅极时钟信号GSK。另外，作为 控制信号，也可利用视频校正用的参数。
图4是表示上述信号中主要信号的时序图。上述信号是处理器2和处理器3根据 从存储器4得到的数据生成的。在图4中，将上述信号区分表示为从处理器2输出的 信号(主处理器侧)和从处理器3输出的信号(监视器侧)。如图4所示，在图中所 示的所有信号，从处理器2输出的信号和从处理器3输出的信号的定时相同。在多个 处理器生成并输出相同的信号的情况下，也可以是下述，即，主处理器从存储器4中 读出用于生成上述信号的数据，该数据作为各处理器共用的数据，主处理器和监视器 同时取得上述数据。
在液晶显示装置等的显示装置中，即使对显示区域进行分割，由于在各区域中使 用相同的驱动信号的情况较多，因此，存储器4所存储的由各处理器共用的数据也增 多。也就是说，监视器和主处理器取得相同数据的机会较多，从而表示本实施方式的 多处理器系统1作为对分割显示区域后得到的区域分别进行驱动控制的系统有效。另 外，分割显示区域后生成的区域也可以为3个以上，也可以是多个。另外，分割方法 并不限于通过显示面板的上述列方向的分割线进行，也可以利用行方向的分割线进 行。在多处理器系统中，至少设置有与分割的区域数相同数量的处理器，对上述处理 器分别分配显示区域上的要驱动控制的上述区域。
另外，作为处理器2和处理器3输出的信号，例如有视频校正用的信号，视频校 正用参数可预先存储在存储器4中。在分割显示区域后得到的各区域之间的视频校正 用参数为不同的情况较少，而可作为各区域之间共用的参数的情况较多。因此，利用 本实施方式的多处理器系统1能够有效地进行视频校正。
如上所述，如果在处理器之间共用的数据较多，就能够减小存储器的尺寸，并有 利于减小设计空间和成本。
另外，对于如图4所示的各信号的定时，当处理器2输出的信号与处理器3输出 的信号的定时为不同时，可以将对应该信号的数据存储在存储器4的互不相同的地址 中。图5表示存储了上述数据的存储器4的对照表。在该对照表中，在地址00 0F中 存储有主处理器用的数据，在地址10-1F中存储有监视器用的数据。由于主处理器和 监视器能够共用视频校正用参数，因此，该视频校正用参数作为共用数据被存储于地
址20 ~ FF中。
本发明并不限于上述实施方式，可在权利要求范围内作出各种变更。即，通过适 当变更在权利要求范围内的技术手段所得到的实施方式也包含在本发明的技术范围之内。
工业可利用性
本发明能适用于液晶显示装置。
权利要求
1.一种多处理器系统，包括多个处理器和上述多个处理器共用的存储器，其特征在于:在上述多个处理器中仅有一个处理器是主处理器；上述存储器是从属器件；上述多个处理器中除主处理器以外的处理器是监视上述主处理器对上述存储器的数据读出访问并在上述主处理器从上述存储器读出的数据中取得与本处理器相关的数据的监视器。
2. —种显示装置，其特征在于 包括权利要求1所述的多处理器系统；上述多个处理器分别根据从上述存储器读出的数据对显示区域中各自所分配的区 域进行驱动控制。
全文摘要
在多处理器系统(1)中，作为监视器的处理器(3)监视作为主处理器的处理器(2)对作为从属器件的存储器(4)进行的数据读出访问。当处理器(2)输出的数据读出命令包含与处理器(3)相关的地址时，处理器(3)取得从存储器(4)输出的数据。
文档编号G06F15/167GK101375270SQ20068005301
公开日2009年2月25日 申请日期2006年9月21日 优先权日2006年2月24日
发明者佐佐木崇 申请人:夏普株式会社