专利名称：对半导体集成电路进行门级别仿真的方法和装置的制作方法
技术领域：
本发明公开涉及仿真半导体集成电路(IC),更具体地涉及对半导体IC 进行门级别仿真的方法和装置。
背景技术：
可以在寄存器传输级别设计芯片。硬件描述语言(HDL)被用于寄存器 传输级别的设计。当在寄存器传输级别设计芯片时，该设计可被分析为门级 别的描述。当以门级别分析芯片时，可基于输入管脚状态确定输出管脚状态。然而， 输出管脚状态可受电源状态和地状态影响。例如，当仿真多电源的设计或电 源门控(power-gating)的设计时，芯片可被错误地仿真。因此，需要一种对半导体IC进行门级别仿真的方法和装置，用于多电源 的设计或电源门控设计。发明内容本发明的示例实施例提供一种用于对半导体集成电路(IC)进行门级别 仿真的方法。该方法包4舌才是供包4舌关于可变电源(variable power source ) 和可变地源(variable ground source )的信息的网表(netlist), ^是供包4舌可变 电源和可变地源的电路模型，并使用电路模型对网表进行门级别仿真。该方法可进一步包括基于仿真结果确定网表是否正常工作。仿真的结果 可基于可变电源和可变地源的状态。仿真可使用Verilog硬件描述语言 (HDL)。仿真可使用超高速专用集成电路硬件描述语言(VHDL)。本发明的示例实施例提供一种用于对半导体集成电路(IC)进行门级别
仿真的装置。该装置包括数据库、建模工具、仿真器。数据库被配置以存储 关于可变电源和可变地源的信息。建模工具被配置以提供包括可变电源和可 变地源的电路模型。仿真器被配置以通过使用电路模型对网表进行门级别仿真。仿真器的输出可基于可变电源和可变地源的状态。仿真器可使用Verilog 硬件描述语言(HDL)。仿真器可使用超高速专用集成电路硬件描述语言 (VHDL )。本发明的示例实施例提供一种用于优化集成电路(IC)芯片的方法。该 方法包括提供包括关于可变电源和可变地源的信息的IC芯片的设计，通过 根据IC芯片的元件的电压要求的相似性以及可变电源和可变地源的时序划 分IC芯片设计的元件，而形成至少一个电压岛(voltage island ),对每个电压 岛进行门级别仿真，以输出包括关于电压要求和每个电压岛的时序的信息的 表，以及基于该表优化IC芯片的设计。该方法可包括将电路元件置于IC芯片上。每个电压岛的仿真可包括提 供包括关于可变电源和可变地源的对应的一个的信息的网表，通过使用网表 对电压岛进行门级别仿真。电压岛仿真的结果可基于可变电源和可变地源的 对应的一个的状态。本发明的示例实施例提供一种设计IC芯片的方法。该方法包括提供包 括可变电源和可变地源的电路模型，提供包括关于可变电源和可变地源的信 息的网表，通过使用电路模型对网表进行门级别仿真，基于仿真的结果确定 网表是否正常工作，以及当网表正常工作时生成网表的布局图。门级别仿真的结果可基于可变电源和可变地源的状态。网表的仿真可通 过使用Verilog硬件描述语言(HDL )执行。网表的仿真可通过使用超高速专 用集成电路硬件描述语言(VHDL)执行。
图1是图示根据本发明的示例实施例的、对半导体集成电路(IC)进行 门级别仿真的方法的流程图；图2A是图示根据本发明的示例实施例的、由可变电源和可变地源供电 的緩冲器的电路模型的图；图2 B是图示不由可变电源和可变地源供电的緩冲器的电路模型的图；图3A是图示对应于图2A的緩沖器的Verilog硬件描述语言(HDL )的 示例的图；图3B是图示对应于图2B的緩冲器的Verilog硬件描述语言(HDL )的 示例的图；图4A和图4B是图示根据本发明的示例实施例的、p型金属氧化物半导 体(PMOS)开关和n型金属氧化物半导体(NMOS)开关的电路模型的图；图5A和图5B是图示分别对应于图4A和图4B的PMOS开关和NMOS 开关的Verilog HDL的示例的图；图6是图示用于图2A的緩冲器的图4A的PMOS开关和图4B的NMOS 开关的电路模型的图；图7是图示根据本发明的示例实施例的、用于对半导体IC进行门级别仿 真的装置的框图；图8是图示根据本发明的示例实施例的、设计IC的方法的流程图；图9是图示根据本发明的示例实施例的、设计包括电压岛的IC芯片的方 法的流程图；图IO是图示包括电压岛的IC芯片的框图；图11是图示根据本发明的示例实施例的、设计IC芯片的方法的流程图。
具体实施方式
现在将参照附图更充分地描述本发明的示例实施例。贯穿本申请相似的 参考标号代表相似的元件。将理解当一个元件被称为被"连接"或"耦合"到 另一个元件，其可以直接连接或耦合到其它元件或可能存在中间元件。将理解这里描述的系统和方法可以以各种形式的硬件、软件、固件、 专用处理器或它们的组合实施。特别地，本发明的至少一部分被优选地作为 包括程序指令的应用程序来实施，所述程序指令确实包含在一个或多个程序 存储设备(例如，硬盘、磁软盘、RAM、 ROM、 CD ROM等)上，并可由 包括合适的结构的、诸如具有处理器、存储器、以及输入输出接口的通用数 字计算机之类的任何设备或机器执行。将进一步理解由于附图中图示的某 些组成系统组件和处理步骤被优选地以软件实施，系统模块之间的连接(或 方法步骤的逻辑流程)可依赖本发明被编程的方式而不同。给出这里的^:学， 本领域普通技术人员将能够预期本发明的这些和相似的实施。 图l是图示根据本发明的示例实施例的、对半导体集成电路(IC)进行 门级别仿真的方法的流程图。参照图l，该方法包括提供包括关于可变电源和可变地源的信息的网 表(步骤S110)，提供包括可变电源和可变地源的电路模型(步骤S120)，以 及通过使用电路^f莫型仿真网表(步骤S130 )。该网表包括关于可变电源和可变地源的信息。因此，仿真的结果可准确 近似电路的实际工作。图2A是图示根据本发明的示例实施例的、由可变电源和可变地源供电 的緩冲器210的电路模型的图。图2B是图示不由可变电源和可变地源供电的緩冲器260的电路模型的、 用于将图2B的电路模型和图2A的电路模型进行比较的图。图3A是图示对应于图2A的緩冲器的Verilog硬件描述语言(HDL )的 示例的图。图3B是图示对应于图2B的緩冲器的Verilog硬件描述语言(HDL )的 示例的图。参照图2A，緩冲器210包括输入端口 220、输出端口 230、第一电源端 口 240、第二电源端口 250。在输入端口 220处接收输入A,从输出端口230 提供输出Y。将第一电源电压VDD施加到第一电源端口 240,将第二电源电 压VSS或地电压施加到第二电源端口 250。参照图3A，在行(1 )中使用Verilog HDL定义緩冲器210的变量，以 描述图2A的电路模型。将变量分为分别在行(2)到行(4)中的三组。在 行(5 )中将输入A设置为Yjnt。根据行(6 )中的第一电源电压VDD和第 二电源电压VSS,输出Y被更新为Y—int的值或可具有预定值的l，bx的值。 这里，当(VDD&!VSS)处于高状态时，将输出Y更新为Y—int的值，当 (VDD&!VSS)处于低状态时，将输出Y更新为l，bx的值。这里，"&"对应 于"与，，运算，"!，，对应于"非，，运算。当第一电源电压VDD处于高状态，而第二 电源电压VSS处于低状态时，通过緩冲对应于Y—int的输入A而输出输出Y。 当第一电源电压VDD处于低状态，而第二电源电压VSS处于高状态时，将 输出Y更新为l，bx的值。因此，输出Y可通过緩冲输入A被输出，或者输 出Y可处于浮动状态。可使用超高速专用集成电路硬件描述语言(VHDL) 代替Verilog HDL用于仿真。
参照图2B和图3B,緩冲器260和Verilog HDL不包括关于可变电源和 可变地源的信息。因此，始终通过緩冲输入A输出输出Y。因此，在多电源 设计或电源门控设计中IC芯片的仿真的结果可能是错误的。图4A和图4B是图示根据本发明的示例实施例的、p型金属氧化物半导 体(PMOS)开关和n型金属氧化物半导体(NMOS)开关的电路模型的图。图5A和图5B是图示分别对应于图4A和图4B的PMOS开关和NMOS 开关的Verilog HDL的示例的图。参照图4A,根据施加到PMOS开关上的使能条(bar)信号ENB,将第 一电源电压VDD连接到实际电源电压VRDD,或者第 一电源电压VDD可处 于浮动状态。PMOS开关具有接收使能条信号ENB的栅极、以及接收实际电 源电压VRDD的源极。当使能条信号ENB处于低状态时，将第一电源电压 VDD更新为实际电源电压VRDD的值。或者，当使能条信号ENB处于高状 态时，第一电源电压VDD可处于浮动状态。参照图5A,在行(A)中当使能条信号ENB处于低状态时，将第一电源 电压VDD更新为实际电源电压VRDD的值。或者，当ENB处于高状态时， 将第一电源电压VDD更新为l，bx的值，其中l，bx可具有预定值。参照图4B,根据施加到NMOS开关上的使能信号EN，将第二电源电压 VSS连接到实际地电压VRSS,或者第二电源电压VSS可处于浮动状态。 NMOS开关具有接收使能信号EN的栅极、以及接收实际地电压VRSS的源 极。当使能信号EN处于高状态时，将第二电源电压VSS更新为实际地电压 VRSS的值。或者，当使能信号EN处于低状态时，第二电源电压VSS可处 于浮动状态。参照图5B，在行(B)中当使能信号EN处于高状态时，将第二电源电 压VSS更新为实际地电压VRSS的值。或者，当EN处于低状态时，将第二 电源电压VSS更新为l，bx的值，其中l，bx可具有预定值。PMOS开关和NMOS开关用于分别向电源电压VDD和第二电源电压 VSS提供实际电源电压VRDD和实际地电压VRSS。图6是图示用于图2A的緩冲器的图4A的PMOS开关和图4B的NMOS 开关的电路模型的图。可通过使用图3A、图5A、以及图5B中图示的Verilog HDL来描述图6的电路模型。参照图6，根据第一电源电压VDD和第二电源电压VSS，可通过緩冲输
出A输出输出Y,或输出Y可处于浮动状态，所述第一电源电压VDD和第 二电源电压VSS的状态是分别基于使能条信号ENB和使能信号EN确定的。 图7是图示根据本发明的示例实施例的、用于对半导体IC进行门级别仿 真的装置的框图。参照图7,装置700包括数据库710、建模工具720、以及仿真器730。 数据库710存储包括关于可变电源和可变地源的信息的网表。建模工具720 提供包括可变电源和可变地源的电路模型。仿真器730通过使用电路模型仿 真网表。仿真器730可仿真图2中的緩冲器210。数据库710提供包括关于输入A、 输出Y、第一电源电压VDD、以及第二电源电压VSS的信息的网表。建模 工具720提供包括图2A的緩冲器210的电路模型。仿真器730通过使用包 括緩沖器210的电路模型仿真网表。作为仿真的结果,根据第 一 电源电压VDD 和第二电源电压VSS的状态，通过緩冲输入A输出输出Y,或者输出Y处 于浮动状态。装置700可被用于多电源的设计或电源门控的设计。因此，可 基于第 一 电源电压VDD和第二电源电压VSS的状态正确地提供仿真的结果。 可通过使用Verilog HDL或VHDL描述图7的装置。图8是图示根据本发明的示例实施例的、设计IC的方法的流程图。参照图8，设计IC的方法包括提供包括关于可变电源和可变地源的信 息的网表(步骤S810),提供包括可变电源和可变地源的电路模型(步骤 S820),通过使用电路模型对网表进行门级别仿真(步骤S830)，以及基于仿 真的结果确定网表是否正常工作(步骤S840)。可通过使用Verilog HDL或 VHDL描述网表。可通过使用图1的方法执行网表的仿真。当确定网表正常 工作时，可基于电路模型设计IC。 IC的设计包括关于可变电源和可变地源的 信息。因此，可基于更好地近似IC的实际工作的仿真的结果设计IC。图9是图示根据本发明的示例实施例的、设计包括电压岛的IC芯片的方 法的流程图。参照图9，设计包括电压岛的IC芯片的方法包括提供可变电源和可变 地源的设计(步骤S910),通过根据IC芯片的元件的电压要求的相似性以及 可变电源和可变地源的时序来划分IC芯片设计的元件，而形成至少一个电压 岛(步骤S930),对每个电压岛进行门级别仿真，以输出包括关于电压要求 和每个电压岛的时序的信息的表(步骤S940),以及基于该表优化IC芯片的
设计(步骤S950 )。设计IC芯片的方法可进一步包括在IC芯片上放置电路源和可变地源的信息的网表(步骤S942)，以及通过使用网表对电压岛进行 门级别仿真(步骤S944 )。下面将参照图10描述设计IC芯片的方法。图IO是图示包括电压岛的IC芯片的框图。虽然图IO的IC芯片包括一 个电压岛，但是本发明不限于此，IC芯片中可包括两个或多个电压岛。参照图10， IC芯片包括母底面(parent terrain) 1010和在母底面中包括 的电压岛1020。该IC芯片接收第一可变电源电压VDD和第二可变电源电压 VSS。通过根据IC芯片的元件所需的电压电平，以及根据第一可变电源电压 VDD和第二可变电源电压VSS的时序来划分元件，从而形成电压岛1020(步 骤S930)。母底面1010接收母底面电压VDDO,电压岛1020接收岛电压 VDDI。列表包括关于电压要求和每个电压岛的时序的信息。通过仿真电压岛 1020和IC芯片的设计来输出该列表(步骤S940 )。基于该表优化IC芯片的 设计(步骤S950)。可检查IC芯片的设计的功率损失和异常工作。图11是图示根据本发明的示例实施例的、设计IC芯片的方法的流程图。参照图11，设计IC芯片的方法包括提供包括可变电源和可变地源的 电路模型(步骤SlllO),提供包括关于可变电源和可变地源的信息的网表(步 骤S1120),通过使用电路模型对网表进行门级别仿真(步骤S1130)，基于仿 真的结果确定网表是否正常工作(步骤S1140)，以及当网表正常工作时生成 网表的布局图(步骤S1150)。当确定网表异常工作时在步骤S1140后执行步 骤SlllO。可通过使用Verilog HDL或VHDL执行仿真。另夕卜，可根据可变 电源和可变地源的状态改变仿真的结果，以及仿真的结果可被用于IC芯片的 设计。因此，可基于可更精确地近似实际工作的结果的仿真的结果设计IC。虽然已经详细描述了本发明的示例实施例，应理解在不偏离本发明的范 围的情况下，可做出各种变化、替换或改变。
权利要求
1. 一种对半导体集成电路(IC)进行门级别仿真的方法，所述方法包括 提供包括关于可变电源和可变地源的信息的网表；提供包括所述可变电源和所述可变地源的电絲4莫型；以及 通过使用该电路模型对所述网表进行门级别仿真。
2. 如权利要求l所述的方法，还包括基于所述仿真的结果确定所述网表 是否正常工作。
3. 如权利要求l所述的方法，其中所述仿真的结果基于所述可变电源和 所述可变地源的状态。
4. 如权利要求1所述的方法，其中所述仿真使用Verilog硬件描述语言 (HDL )。
5. 如权利要求l所述的方法，其中所述仿真使用超高速专用集成电路硬 件描述语言(VHDL)。
6. —种计算机可读介质，包含可由处理器执行的指令，以执行对半导体 集成电路(IC)进行门级别仿真的方法步骤，所述方法步骤包括提供包括关于可变电源和可变地源的信息的网表；提供包括所述可变电源和所述可变地源的电路模型；以及通过使用该电路模型对所述网表进行门级别仿真。
7. —种用于对半导体集成电路(IC)进行门级别仿真的装置，所述装置 包括数据库，被配置为存储关于可变电源和可变地源的信息；建模工具，被配置为提供包括所述可变电源和所述可变地源的电路模型；以及仿真器，被配置为通过使用所述电路模型对网表进行门级别仿真。
8. 如权利要求7所述的装置，其中所述仿真器的输出基于所述可变电源 和所述可变地源的状态。
9. 如权利要求7所述的装置，其中所述仿真器使用Verilog硬件描述语言(hdU。
10. 如权利要求7所述的装置，其中所述仿真器使用超高速专用集成电 路硬件描述语言(VHDL)。
11. 一种优化集成电路(IC)芯片的方法，包括 提供包括关于可变电源和可变地源的信息的IC芯'片的设计； 通过根据所述IC芯片的元件的电压要求的相似性以及所述可变电源和岛:、；'、'、" 、-对每个电压岛进行门级别仿真，以输出包括关于该电压要求和每个电压 岛的时序的信息的表；以及基于所述表优化所述IC芯片的设计。
12. 如权利要求11所述的方法，进一步包括 在所述IC芯片上放置电路元件。
13. 如权利要求11所述的方法，其中所述仿真每个电压岛包括 提供包括关于可变电源和可变地源中对应的一个的信息的网表；以及 通过使用所述网表对所述电压岛进行门级别仿真。
14. 如权利要求11所述的方法，其中所述电压岛的仿真结果基于所述可 变电源和所述可变地源中对应的 一个的状态。
15. —种设计集成电路(IC)芯片的方法，包括 提供包括可变电源和可变地源的电路模型； 提供包括关于所述可变电源和所述可变地源的信息的网表； 通过使用所述电路^f莫型对所述网表进行门级别仿真； 基于所述仿真的结果确定所述网表是否正常工作；以及 当所述网表正常工作时生成所述网表的布局图。
16. 如权利要求15所述的方法，其中所述仿真的结果基于所述可变电源 和所述可变地源的状态。
17. 如权利要求15所述的方法，其中通过使用Veribg硬件描述语言 (HDL)执行所述网表的仿真。
18. 如权利要求15所述的方法，其中通过使用超高速专用集成电路硬件 描述语言(VHDL)执行所述网表的仿真。
全文摘要
一种对半导体集成电路(IC)进行门级别仿真的方法，包括提供包括关于可变电源和可变地源的信息的网表，提供包括可变电源和可变地源的电路模型，以及通过使用电路模型对网表进行门级别仿真。
文档编号G06F17/50GK101122932SQ200710141109
公开日2008年2月13日 申请日期2007年8月8日 优先权日2006年8月8日
发明者宋亨洙, 张善泳, 金卓永 申请人:三星电子株式会社