专利名称：二进制数字减法器的制作方法
技术领域：
本发明属于数字电子技术领域，主要应用于数字算术计算领域的减 法实现，是完成两个二进制数相减的减法电路。
背景技术：
目前，在二进制数字减法电路的研究和应用中，主要可以归纳为三 类第一类是采用耿氏效应器件实施的减法器。这种减法器出现于上世 纪70年代，利用耿氏效应器件实现加和和进位的产生及传递。这种减法 器具有一定的运算速度。但是，由于耿氏效应器件具有特定的体积，并 且是非线性材料，可规入模拟器材，因而，这种减法器存在精度误差， 体积大，不能采用硅片集成，不适宜现代化特大规模集成电路制作工艺。 至此，已很少有人再采用这种器件进行减法器研究第二类是基于加法器 结构采用二进制补码方案的减法电路。这种减法电路对于输入的数如果 是相减或者是负数，可以采用取反加1，再经加法电路相加，便可以获 得减法结果。很明显，由于做减数时的取反，无形中造成减法电路要比 加法电路多了一级门的延时。即便如此，在现有的加法器设计中，也存 在很多不足。由于减法计算可以通过这种修改的加法电路实现。因此， 在现有的研究中，人们主要把精力投入到加法电路的研究中，典型的高 速加法器有超前进位加法器，进位跳变加法器，进位选择加法器，以 及条件和加法器等。经过上面各种加法器的演变，又出现了很多加法器 变体，如由Brent禾口 Kung在A regular layout for parallel adders. IEEE Trans .comput. 1982， volc-301， pp.260-264中提出的二进制超前加法器； 由Ling在High-speed binary adder .IBM丄Res. Develop .1981， vol.25 ，pp.l56-166中提出了一件公式化的变形进位加法器；由Brinivas和Parhi 在A fast VLSI adder architecture .IEEE Journal solid-state circuits . 1992， Vol .27.No.5， pp.761-767中提出了冗余符号数加法电路，还有现在在国 际会议论文集中和期刊中出现较多的各种混合数字加法器，以及不同类 型设计结构的数字加法器。如采用Manchester进位链的加法器，采用自 同步电路的加法器，采用差动级联开关电压逻辑的加法器，以及采用选 择电路的加法器等。另外,在人们无法从理论分析、计算算法和设计结构 上找到突破时， 一些研究人员开始从设计工艺出发，希望找到新的发现。 于是相继出现了采用ECL工艺，静态CMOS工艺，动态CMOS工艺及 以BiCMOS工艺等制作的加法器。所有这些已见诸文献的加法器，无不 是要么设法如何减少进位生成和进位传递的延时，要么是设法避开进位 的生成与传递。但是最终结果并不能让人完全满意。随着二进制加数的 增加，要么硬件要求按指好规律上升，要么延时开销按指好规律上升， 两者之间很难达到一种满意的均衡，并且电路功耗较大。
第三类为采用集成电路的基于减法规律的直接减法设计。它有别于 上面的两类减法设计。首先它是采用集成电子原件，其次它是运用减法 规则进行理论分析和算法指导，最后它是采用不含有加法电路痕迹的直 接性的减法电路设计。考虑到加法也可以采用减法器实现，并且除法电 路若采用第三类减法电路实现将大大提高运行速度。所以，现今已有一 些研究人员对第三类减法电路进行了深入研究。如:YG.Chen和J.B.Kuo 在A 1.5V BiCMOS dynamic subtracter Circuit for low-voltage BiCMOS CPU VLSI.Circuits and Systems, 1994. Proceedings of the 37th Midwest Symposium on . 1944,vol.2. pp.1149-1151中提出的链式减法电路； C.Senthilpari禾口 K.Diwakar等在Power deduction in digital signal processing circuit using inventive CPL subtracter circuit. Semiconductor Electronics 2006 IEEE international Conference on. 2006， pp. 820-824中提出了采用互
补传输逻辑的链式减法器。在所有可见的国内外文献中，关于第三类减 法器的设计都比较肤浅。这些减法器也是要么硬件成本过高，功耗较大， 要么延时过大，即运行速度较慢，无法给出令人满意的方案。
发明内容
考虑到上述三种类型研究成果存在的问题，提出了本发明。本发明 的目标是提出一种两个多位二进制数相减的数字减法器。这种减法器根 据同位相减二进制数特点，设计了借位产生与传递选择电路，再根据 MOS管的性质，实施了本发明的各个单元，每个权位的运算电路都是相 同的，都是由一个数据运算和特征分析电路单元， 一个最终结果运算单 元，及一个借位产生和传输选择单元组成，数据运算和特征分析电路单 元由一个异或门， 一个同或门和一个或非门组成。异或门用于产生该权 位二进制数的相减中间结果。同或门则用于产生中间结果的反码，并作 为借位产生和传输选择单元的借位传输控制信号。或非门的输出则作为 当该权位被减数小于减数时的借位产生和传输单元的借位产生控制信 号，最终结果运算单元由一个NMOS管和一个PMOS管构成的选择电路， 其输入分别来自数据运算和特征分析电路单元的中间运算结果，而栅极 共同采用低权位的可能借位作为控制信号，借位产生和传输选择单元由 2个NMOS管和一个高达兆欧级的电阻组成。2个NMDS管的栅极控制 :信号分别来自于数据运算和特征分析电路单元，源极共同接到借位输出 :端，衬底共同接到电源地。另外， 一个画OS管的漏极接到正的电源端， 另一个NMOS管的漏极接到低权位的借位输入端。'
本发明主要是针对两个多位二进制数相减而设计的实施方案。当两 个二进制数相减时，由于低权位的被减数可能小于减数，使得低权位要向 紧临的高位借位，而这个高位也可能向更高位借位。这样，因为可能的借 位，减法实施一般必须由低权位向高权位逐位进行计算，造成减法延时增 力口。特别对于位数较多的减位器，其运行速度之慢可能让人难以接受。在现行高速集成运行速度要求下，这种情况已成为不得不解决的问题。本发 明为了克服借位产生和传递所带来的逐位运算，合理地利用了二进制数的 特点及集成晶体的性能实施了本发明。当两个多位二进制数相减时，其中 任何相同权位的两个二进制数遵循这样的运算规则，下面采用正逻辑描 述当被减位与减位相等时，该权位把低权位的可能借位高一位权位传递， 本权位的最终减法结果则是由本权位两数相减结果，即二进制的"0"，与 低权位的借位共同决定；当被减位(即为1)大于减位(即为0)时，无 论低权位是否有借位，该权位都不会向高一位权位借位。因为采用了正逻 辑，所以也可以这样说，该权位向高一位权位借了 "0"。在这种情况下， 该位的最终减法结果也是由本数位两数相减结果，即二进制的"l"，与低> 权位的借位共同决定；当被减位(即为0)小于减位(即为1)时，该权 位产生向高一位权位的借位，本位两数相减结果为"1"。也就是因为这个 "1"，使得该权位产生的借位不受低权位是否产生借位的影响。低权位可 能产生的借位只能影响该权位的最终减法结果，即该权位两数相减结果， 即二进制的"l"，与低权位的可能借位共同决定了该权位的最终结果。如 果低权位有借位，该权位最终结果为"0";如果低权位无借位，则该权位 最终结果不变。总结上述运算规则，可以得出这样的结论当同权位的被 减数和减数相等时，该权位把低权位的可能借位向高一位权位传递，而当 同权位的被减数和减数不相等时，该权位不再传递低位的可能借位，而是 自身产生可能的借位，这种借位的逻辑值由被减数和减数的大小关系确 定。基于这种原因，本发明采取了选择开关对可能的借位通道进行选择。 这样，当二进制被减数和减数加到电路输入端时，所有权位上的数同时进 行运算，并同时打开选择开关，选择相应的借位通道。此时的借位将会以 接近于在导线上的传播速度沿选择开关从低位向高位传播。考虑到这种选 择开关的特点，本发明采用MOS管。因为MOS管是通过栅极控制漏源 两极间的通断，其控制输入电阻特别大，漏源导通电阻在新技术已可以降
到不超过10Ω，而断开电阻又特别大。所以，采用MOS管不但可以降低功耗，而且可以縮短通道传播延时，提高算术运算速度。因而，MOS管是一种比较理想的开关。
基于上述分析，这种减法器可以并行运算，同步控制，并行得出最终运算结果，而可能的借位传递几乎不占用运行时间。因而，本发明不仅减少运算延时，提高运行速度，减少硬件成本，降低功耗，而且结构简单，成本低，容易扩大到很高的运算位，如64位，或128位等，而其硬件成本与运算位数仅成线性增加。
通过阅读下面结合附图的说明以及所附权利要求中所指出的创新可以对本发明的上述的和其它相关的内容及目标有更清楚的了解。
为了全面地理解在本发明的详细说明中所使用的附图，将对每张图进行简单的说明，在附图中
图l是本发明的原理方框图2是本发明针对任一权位数的运算说明图3是本发明的两个64位二进制数减法的实施例。
具体实施例方式
在下文中，将参考附图对本发明的优选实施例进行详细的描述。请 注意，下文所描述的是本发明的代表性实施例，且理解本发明时不应局限于下文的描述。
图1是本发明的原理方框图。本发明的实施例是，每一个权位都有 一个100单元、 一个110单元、 一个120单元组成，再通过110单元的借位输入线及120单元的借位输出线，把所有权位的实施例连接起来， 构成了多位二进制减法器。
图1中的100单元是任一权位的被减数和减数的运算和特征分析部 分。它的主要作用有两个 一个是对输入的两个同权位数进行异或或同或运算，即相减，并向110单元输送运算结果。另一个作用是对输入的
两个同权位数进行判断，以确定两个输入数是相等还是不相等，及不相
等时的两数大小，以便向120单元输送选择控制信号。本发明在实施100 单元时，见图2，采用了如下的办法先对两个输入数据取反， 一路通 过一个同或门和异求门产生一对差分的相减结果，并把这种结果输送到 110单元，同时把同或门输出结果输送到120单元，作为选择低权位借 位的控制信号；另一路通过一个或非门产生对120单元生成借位的选择 信号。110单元在实施时可以异或门逻辑运算，也可以采用选择电路。 考虑到功耗、速度及本发明关于100单元实施例的特点，本发明在实施 110单元时，采用了选辨电路，见图2。用低权位的借位信号控制着忍个 MOS管，当借位为高电平"1"时，选择100单元的同或门输出信号， 作为该权位的最终结果；当借位为低平"O"时，选择100单元的异或门 输出信号作为该权位的最终相减结果。120单元在实施时，本发明采用 了两个NMOS管，分别由100单元的两个输出控制。考虑到当某一权位 的被减数大于减数时，该权位既不产生借位，也不传递借位，在正逻辑 下，也可以认为产生的借位为电平"0"。此时，120单元的两个NMOS 管都不通，为了保证低权位向高权位传递电平"0"，也为了保证高权位 110单元的正常工作，本发明把两个NMOS管的漏权接在一起，并在漏 极处接了一个大阻值的下拉电阻，保证了此种情况下向高权位传输电平 "0"。 120单元的输出不仅控制着高权位的110单元，还输送到高权位 的120单元的借位，以供高权位的120单元作为可能的借位向更高权位 有选择地传递。
对于此发明的实施例，因为所有权位数据在100单元中是并行运算， 所有120单元的选择开关是并行打开，所有可能的借位沿着接近于导线 的通道以接近于导线传播速度传递。接着，可能的借位和100单元的运 算结果在110单元中并行进行运算，最后输出运算结果。
图2为由两个多位二进制数的第i权位(i=0， 1，， n-l)的被减 数Ai和减数Bi，及其低权位的借位共同组成的减法运算实施例。首先， Ai、 Bi经过一级非门，再经两级与非门，最后输出中间结果Xi和Yi。 Xi和Ai、 Bi的关系是1^5-AieBi，这种关系表明当Ai和Bi相等 时，Yi=0，符合减法规则，Xi=l，属于Yi的取反；当Ai和Bi不相等时， Yi=l，也符合二进制减法规则，Xi=0，也属于Yi的取反。中间结果Xi 和Yi及低权位借位Cin输入到单元110， Yi接到N型MOS管Qil的漏 极，Xi接到P型MOS管Qi2的源极，Qil的源极和Qi2的漏极短接并 作为该i权位的最终减法结果Si输出，两管的栅极都接到借位Cin，并 ,把两管的补底接到各自的源极。这样，按照减法规则，当低权位的借位 为低电平0，即低权位无借位时，不改变Ai—Bi的结果，就是要选中中 间结果M。所以，Qil导通，Qi2截止，S产Yi;当低权位的借位为高电 平1时，即低权位产生了借位，则将改变Ai-Bi的结果，也就是要选中 中间结果Xi，所以Qi2导通，Qil截止，S产Xi。
上面描述了任一权位在有无借位下的减法计算结果的实施例，下面 再描述任一权位是如何实施产生借位和传递借位的。或非门Ui7实现功 能^ = ^ + ^ = :^历，即当Ai-O， Bi=l，或说，被减数小于减数时，则 Zi为高电平1 。信号Zi接到N型MOS管Qi3，并且，Qi3的漏极接到正 电源Vcc，源极接到借位输出端Cout，补底则接到电源地。当Zi为高电 平时，Qi3导通，Cout=Vcc,为高电平。对于另一个N型MOS管Qi4， 其栅极接到Xi，漏极接到低权位的借位信号线Cin，源极接到借位输出 线Cout，补底接到电源地。当Xi为高电平时，Qi4导通，Cout=Cin，即 该权位把低权位的借位向高权位传递。下面采用穷举法对Ai和Bi的不 同取值分析单元120的工作过程。①，当Ai和Bi同为低电平O或高电 平l时，Zi=0， Xi=l，则Qi3截止，Qi4导通，Cout=Cin即把低权位的 借位向高权位传递。Cin=0，则Cout-O; Cin=l，贝UCout^;②当Ai=0，
Bi=l时，Zi=l，Xi=0，则Qi3导通，Qi4截止，Cout为高电平，表示该权 位要向高权位借位；③当Ai=1， Bi=0时，Zi=0， Xi=0，则Qi3和Qi4都截止。考虑到此种情况下，该权位无论如何不会产生借位，但又必须 使Cout为低电平才能保证高一级权位的110单元正常工作。所以，用一 个高达兆欧级的电阻Ril把Cout接到地。在Qi3和Qi4都截止时，电阻 Ril强行把Cout下拉到低电平。
在本发明的实施例中，考虑到最坏的情况，所有权位的被减数和减 数都相等，在这种情况下，所有权位的Qi4导通，Qi3截止，即单元120 处于传递借位状态。由于Qi4在导通状态存在一定的阻值，必将产生一 定的电位差。所以C-1如果为高电平，必须采用电源直接驱动。::这也就 是每一个权位的Qi3的漏极直接接电源Vcc而不是直接接该权位的减数 Bi的原因。
利用本发明的图2实施例。只要能做到MOS管的漏源导通电阻无限 少，即达到一般常用导线如铝的电导率，所实施的减法器就可以扩展到 相当高位数的两个二进制数相减，如128位，256位等。图3描述了一 个64位的两个二进制数相减的实施例。该电路清晰地反映了任一权位的 减法实施过程和借位的产生或传递的过程。
本发明的减法电路同样可以应用到加法运算，只要在做加法时，把 输入到减数Bi端的数取反，并使最低权位所接收到的借位C-l为高电平， 该电路就可以实施加法运算。
尽管通过描述本发明的特定实施例介绍了本发明，但应该理解到， 精通本领域的人仍可以对本发明进行形式上的和细节上的各种修改，而 并不脱离本发明的精神和范围。
权利要求
1.一种二进制数字减法器，其特征在于每个权位的运算电路都是相同的，都是由一个数据运算和特征分析电路单元，一个最终结果运算单元，及一个借位产生和传输选择单元组成，数据运算和特征分析电路单元由一个异或门，一个同或门和一个或非门组成，异或门用于产生该权位二进制数的相减中间结果，同或门则用于产生中间结果的反码，并作为借位产生和传输选择单元的借位传输控制信号，或非门的输出则作为当该权位被减数小于减数时的借位产生和传输单元的借位产生控制信号，最终结果运算单元由一个NMOS管和一个PMOS管构成的选择电路，其输入分别来自数据运算和特征分析电路单元的中间运算结果，而栅极共同采用低权位的可能借位作为控制信号，借位产生和传输选择单元由2个NMOS管和一个高达兆欧级的电阻组成，2个NMOS管的栅极控制信号分别来自于数据运算和特征分析电路单元，源极共同接到借位输出端，衬底共同接到电源地，另外，一个NMOS管的漏极接到正的电源端，另一个NMOS管的漏极接到低权位的借位输入端，在实施二进制数字减法器时，遵循了这样的算法规则当两个多位二进制数相减时，对于任何相同权位的两个二进制数，当被减位数与减位数相等时，该权位把低权位的可能借位向高一位权位传输；当被减位数(即为1)大于减位数(即为，)时，无论低权位是否有借位，该权位都不会向高一位权位借位，当采用正逻辑描述时，也可以这样说，该权位向高一位权位借了“，”；当被减位数(即为，)小于减位数(即为1)时，该权位产生向高一位权位的借位，正是因为这个“1”，使得该权位产生的借位不受低权位是否产生借位的影响，在任何情况下，低权位可能产生的借位影响着该权位的最终减法结果，它与该权位两数相减结果共同决定了该权位的最终结果，如果低权位传输1，该权位最终结果为选取该权位两数相减结果的反；如果低权位传输，则该权位最终结果为选择该权位两数相减的结果。
2. 如权利1所述的二进制数字减法器，其特征在于两个多位二进 制数的减法运算是并行的，最终减法结果是并行得出的。
3. 如权利1所述的二进制数字减法器，其特征在于任何权位的借 位产生和传输选择单元是并行受控，同步工作，借位传输通道是接近于 导体线路。
4. 如权利1所述的二进制数字减法器，其特征在于输入二进制数 的各权位的中间运算结果与借位产生和传输选择单元的控制信号是并行 运算，同步产生的。
5. 如权利1所述的二进制数字减法器，其特征在于该权位的最终 结果由低权位的借位决定选择何种中间结果，所有权位的该电路运算是 并行进行，同步得出结果。
6. 如权利1所述的二进制数字减法器，其特征在于借位输出端接 入的高阻值下拉电阻确保了在该权位被减数大于减数时该权位向高一级 权位输入低电平的借位。
7. 如权利1所述的二进制数字减法器，其特征在于该减法器遵循 了二进制数相减的特点和内在性质，实施了借位产生和传输选择单元。
8. 如权利.l所述的二进制数字减法器，其特征在于该减法器使用 MOS管制作。
全文摘要
本发明公开了一种的二进制数字减法器，主要应用于数字算术计算领域的两个多位二进制数相减的减法实现。它是根据相减两个二进制数的特征同步确定相应权位是产生借位，还是传输借位，可能的借位将沿着相应的传输通道从低位向高位迅速传输。在进行相同权位数相减时，采用了同或门和异或门生成相反的两个中间结果，并在低权位的可能借位控制下，有选择的把中间结果作为最终结果输出。电路中采用MOS管设计借位产生和传输电路及结果选择电路，达到了借位通道的导线化，结果计算的简单化。该二进制数字减法器具有结构简单，硬件成本低，运行速度快，易于扩充运算位数等特点。
文档编号G06F7/50GK101201731SQ20071019392
公开日2008年6月18日 申请日期2008年2月15日 优先权日2008年2月15日
发明者杰 刘 申请人:杰 刘