Nand闪存的基于命令的控制的制作方法

专利名称：Nand闪存的基于命令的控制的制作方法
NAND闪存的基于命令的控制背景技术按照行业惯例，基于存储器阵列中采用的基本电路技术，通常将 闪存设备分为NAND或NOR闪存。由于各自的固有特性，NOR闪存 通常用于频繁读/写单个地址(例如，正如指令代码一样)的真正的随 机存取应用，而NAND通常用于一起读或写全部数据块(例如，正如 数字化图形图像一样)的面向块的应用。常规的NAND闪存利用依靠 多个控制信号来读和写数据的异步控制接口 。例如，诸如Address Latch Enable (ALE，地址锁存使能)、Command Latch Enable (CLE,命令 锁存使能)和Read Enable (RE，读使能)的独立的控制信号可以各 自在独立引脚上实施以触发相关联的功能。但是，随着减少NAND闪 存芯片的成本和尺寸的压力的增加，安装那些额外引脚的成本和由它 们引起的尺寸限制变成限制NAND闪存越来越多使用的因素。


通过参照以下描述和用于说明本发明实施例的附图，可以理解本 发明的一些实施例。图中图1示出根据本发明一个实施例、包含受主机设备控制的非易失 性存储器设备的系统的图。图2示出根据本发明一个实施例、在主机设备和非易失性存储器 设备之间的通信序列的时序图。图3示出根据本发明一个实施例的命令格式。图4示出根据本发明一个实施例、用于在主机设备中执行通信序 列的方法的流程图。图5示出根据本发明一个实施例、用于在存储器设备中执行通信6序列的方法的流程图。图6示出根据本发明一个实施例的非易失性存储器设备的框图。图7示出根据本发明一个实施例、用于操作存储器设备的方法的流程图。
具体实施方式
在以下描述中，阐述了众多具体细节。但应了解，没有这些具体 细节也可实现本发明的实施例。在其它情况下，没有详细示出熟知的 电路、结构和技术，以免使本描述晦涩难懂。提到"一个实施例"、"实施例"、"示范实施例"、"各个实 施例"等时表示，如此描述的本发明的这个(或这些)实施例可以包 括特定的特征、结构或特性，但不是每个实施例都一定包括这些特定 的特征、结构或特性。此外， 一些实施例可^具有针对其它实施例描 述的一些或所有特征，或者可以不具有针对其它实施例描述的任何特 征。在以下描述和权利要求中，可以使用术语"耦合"和"连接"及 其派生词。应了解，这些术语不是彼此同义的。而是，在特定实施例 中，"连接"用于表示两个或两个以上元件彼此直接物理或电接触。 "耦合"用于表示两个或两个以上元件彼此协作或交互，但它们可以 或者可以不直接物理或电接触。如权利要求中所使用，除非另外指出，否则使用"第一"、"第 二"、"第三"等序数形容词来描述共同的元件只是表示提到的是类 似元件的不同实例，而不是要表示如此描述的元件必须在时间上、空 间上、排序上、或以任何其它方式位于给定的序列中。本发明的各个实施例可以在硬件、固件、软件或其任意组合中实这些指令可以由一个或多个处理器读取并执行以使得能够执行本文 描述的操作。机器可读介质可以包括用于以机器(如计算机)可读的7形式存储、传送和/或接收信息的任何机制。例如，机器可读介质可以包括诸如但不限于只读存储器(ROM)、随机存取存储器(RAM)、 磁盘存储介质、光存储介质、闪存设备等存储介质。机器可读介质还 可包括经调制以将这些指令编码的传播信号，例如但不限于电磁、光 或声载波信号。本发明的一些实施例可以在NAND闪存集成电路中使用基于命 令的接口来减少集成电路上所需的引脚数。例如， 一些实施例只需要 电源引脚、时钟引脚和输入/输出(I/O)引脚。其它实施例还可利用由于将由存储器设备执行的功能表示为命令，所以不需要独立的引脚 来携带诸如Read/Write (读/写)、Address Enable (地址使能)、Data Enable (数据使能)等信号。 一些实施例可以在命令/地址/数据序列之 后自动返回到接收操作模式，而无需特殊命令或信号来迫使它们进入 接收模式。图1示出根据本发明一个实施例、包含受主机设备控制的非易失 性存储器设备的系统的图。尽管该图指定用于快闪设备，但在一些实 施例中，存储器设备120-12n可以基于其它类型的非易失性存储器技 术。在一些实施例中，这些设备是NAND闪存设备。在一些实施例中， 每个存储器设备120-12n包含在独立的集成电路中，但其它实施例可 以将多个逻辑存储器设备组合到单个集成电路和/或单个封装中。所示 的每条信号线可以通过独立的引脚连接到所示存储器设备。每个存储器设备120-12n受主机设备110的控制，在所示实施例 中，主机设备110通过包含一组输/v/输出(I/O)线D[15:0]、时钟线 CLK和启动线START的总线来控制存储器设备。尽管这里使用特殊 标记来描述各种线路及其功能，但它们只是为了方便起见，其它实施 例可以使用任何方便的标记集合。图中用D[15:0]来表示十六条I/O线， 但其它实施例可以包含其它数量的I/O线(如8、 32、 64等)。在一 些实施例中，总线可以不包含其它信号线。图中没有示出向存储器设备提供工作功率的电源线，它们可以采用任何可行的形式。在操作过程中，主机设备可以选择存储器设备120-12n中的任一存储器设备， 并只利用所示信号线通过总线与其通信。在一些实施例中，图1中示 出的每个设备(即，主机设备110和每个存储器设备12x)可以驻留 在独立的集成电路中。在所示实施例中，主机设备110可以通过首先利用1/0线来发送 命令而将数据传送到其中一个或多个存储器设备或从其中一个或多 个存储器设备传送数据，其中该命令选择这一个或多个存储器设备， 并且还包含对所选存储器设备将要进行的操作的指示。在一些实施例 中，SRART线上的信号可用于指示I/0线上的信号表示命令。然后， 主机设备可在同一组I/O线上发送地址，该地址指示在执行所示命令 的同时存储器设备要访问的存储器设备内的起始地址。在这之后，从 之前指示的地址开始，通过同一组I/O线来传送数据。在一些实施例 中，主机设备还可启动不涉及存储器地址的数据传输序列。例如，主 机设备可以发出让所选存储器设备将状态信息返回给主机设备的命 令。在此情况下，无需发送存储器地址，并且所选存储器设备可通过 将所请求的它的状态置于I/O线上以供主机设备读取来服从该命令。 类似地，主机设备可发出将配置数据写入到存储器设备的命令，在此 情况下，主机设备可通过将配置数据置于I/O线上以供所选存储器设 备读取和实施来服从该命令。其它命令可能根本不涉及数据传输。例如，在一些实施例中，可向所选存储器设备发出Erase (擦除)命令， 而无需任何数据传输。在其它实施例中，可以将少量数据传送到存储 器设备以指定要擦除哪个(或哪些)块。图2示出根据本发明一个实施例、在主机设备和非易失性存储器 设备之间的通信序列的时序图。在所示实施例中，利用每个时钟周期 来锁存I/0线上的信号。在所示实施例中，沿一个方向(在此情况下 为由低到高)的时钟跳变可以锁存数据，而沿相反方向的时钟跳变可 能与I/O线上的信号电平变化近似重合。其它实施例可以利用其它时钟计时方案(例如，双倍数据速率实施例可利用沿两个方向的时钟跳 变来锁存数据，而I/O线上的信号将在时钟跳变之间变化)。取决于 为总线设计选择的约定，任何极性可用于任何信号线。I/O线上的第一组信号可以表示命令。所示实施例在单个时钟周 期中实施命令，对于此实例，这意味着命令的所有版本可以包含在16 条可用的I/O线内。其它实施例可以利用多个时钟周期来传送命令(例 如，如果可用线路不足以完全定义该命令)。在一些实施例中，命令 中的时钟周期的数量可以是固定的，但在其它实施例中，命令本身的 第一部分可以包含对将使用多少个时钟周期来传送整个命令的指示。 取决于设计到系统中的要求，命令可以包含各种类型的信息。在事务的命令部分之后可以是地址部分，地址部分指示所选存储 器设备中应当开始数据传输的起始地址。在一些实施例中，地址可以 指定小到具体字节或字的位置，但其它实施例可以在地址中利用其它 粒度级。例如，通过卩叚设将字节级地址的最低有效位设为零，并且通 过不将那些位包含在地址部分中，地址部分可以定位特定页或其它大 块的数据，其中该块的起始地址是数据传输的指定起始点。所示实例 示出专用于地址部分的两个时钟周期(对于16位数据总线，总计32 位)，但取决于最大允许地址范围和地址粒度，地址部分可以使用1、 3或更多个时钟周期。在地址部分之后，序列的剩余部分可以专用于将要传送的实际数 据。在一些实施例中，序列(或序列的某个部分，如数据部分)的长 度可以是固定的。在其它实施例中，长度可以是可变的，并且命令的 一部分可以指定该长度。由于命令、地址和数据使用相同的I/O线，所以存储器设备需要 用某种方法来区分它们。只要存储器设备能够确定命令何时在I/O线 上，便可通过遵循预定的固定格式、或通过在命令中使用用于确定有 多少个随后的时钟周期专用于地址和数据部分的信息来确定序列的 剩余部分。在所示实例中，利用Start (启动)信号来指示序列的起始时钟周期(即，命令部分)。图3示出根据本发明一个实施例的命令格式。出于说明的目的， 示出16位命令格式，其中特定字段具有特定宽度并占用特定的I/O线， 但其它实施例可以使用其它格式。在所示实施例中，利用4个最高有 效位作为设备选择(Device Select)字段来从总线上的存储器设备中 选择特定的存储器设备。四个位将允许多达16个设备在总线上。所 示的状态/数据(Status/Data)字段用于确定操作是数据传输操作还是 状态传输操作。读/写(Read/Write)字段用于确定是通过主机设备从 存储器设备读取信息还是将信息从主机设备写入到存储器设备。如果状态/数据字段指示状态并且读/写字段指示读，则所选存储 器设备可在随后的时钟周期(例如，紧跟在命令之后的周期，但其它 实施例可利用其它技术)中将它的状态置于I/O线上以供主机设备读 取。如果状态/数据字段指示状态并且读/写字段指示写，则主机设备 可在随后的时钟周期中将配置数据置于I/O线上，所选存储器设备可 利用此配置数据来设置它的配置。如果状态/数据字段指示数据，则读 /写字段可用于确定是要将数据从主机设备写入到所选存储器设备还 是通过主机设备从存储器设备读取数据。长度(Length)字段可用于指示由命令发起的事务的长度。取决 于系统的设计，该字段可以有多种解释方式。例如，长度字段中的数 量可以指示以下参数中的任一参数，或者可以指示这里未列出的任何 可行的长度参数1)所选存储器设备的整个事务的长度，2)事务的 剩余部分的长度，3)事务的诸如地址部分或数据部分的特定部分的长 度，4)及其它。长度部分中的值可以指示任何可行的度量单位，如时 钟周期、字节、字、双字、四字等。在一些实施例中，如果不需要长 度指示符(例如，因为命令指示状态操作，或者因为所有数据传输具 有固定长度)，则该字段可用于其它目的，或可忽略。图4示出根据本发明一个实施例、用于在主机设备中执行通信序 列的方法的流程图。在流程图400中，在410，主机设备通过一组I/Q线来将命令发送到存储器设备。如果命令是'读状态(Read Status)， 命令，则在435，主机设备可以通过用于发送命令的同一组I/O线来 读取所选存储器设备的状态。如果命令是'写配置(Write Configuration)'命令，则在430，主机设备可在用于发送命令的同一 组I/O线上将配置信息写入到所选存储器设备。如果在420处确定命 令是'传输数据(TransferData)，命令，则在440，主机设备可通过 将地址置于用于发送命令的相同的I/O线上来将地址发送给所选存储数据传输的起始地址。如果在450处确定数据传输是读，则所选存储器设备可在指定的 存储器地址开始从它自己的存储器阵列检索数据，并将数据置于I/O 线上。在465,主机设备可以开始在I/O线上读取该数据。存储器设 备将数据置于I/O线上以及主机设备从I/O线读取数据的这种过程可 以根据完成数据传输的需要重复多次。在一些实施例中，命令可以指 定传输的长度。以类似的方式，如果在450处确定数据传输是写，则主机设备可 开始将数据置于I/O线上(460 )，所选存储器设备可从I/O线检索数 据并从之前指定的地址开始将数据写入到它自己的存储器阵列。 一旦 传输完所有的数据或状态信息或配置信息，过程便在470处完成。在 一些实施例中，在读和写操作的情况下，可以在存储器阵列和I/O线 之间緩沖数据。图5示出根据本发明一个实施例、用于在存储器设备中执行通信 序列的方法的流程图。在流程图500中，在510,存储器i殳备可以通 过一组I/O线来接收命令，并将命令解码。在一些实施例中，在预定 事件之后通过I/O线接收的第一信号可视为是命令。在其它实施例中， 可以在发送命令的同时(或者在一些实施例中，可以就在此之前)发 送另一信号(例如，图2中示出的启动信号)以指示存储器设备应将 I/O线上的信号理解为是命令。然后，可将命令解码以确定存储器设备要进行的操作。命令的一部分可专用于选择标识符以指示命令针对总线上的哪 个存储器设备。总线上的所有其它设备可忽视该命令。在520，所选存储器设备还可在530将命令解码以确定命令是否是数据传输命令。在本文件的上下文中，数据传输命令是指示要在主机设备和存储器设 备的存储器阵列之间传送数据的命令。不是数据传输命令的命令可用 于在主机设备和存储器设备中的控制电路之间传送信息，而不涉及存 储器阵列。另外，可将命令解码以确定命令是涉及写(随后的相关数 据从主机设备进入到存储器设备)还是读(随后的相关数据从存储器 设备进入到主机设备)。尽管分开描述命令的设备选择、数据传输和 读/写部分的解码，但在一些实施例中，它们中的一些或所有可以同时 解码。如果命令不是数据传输命令并且指示为读，则在545，所选存储 器设备可将它的状态置于I/O线上，以使得主机设备可以读取该状态。 如果命令不是数据传输命令并且指示为写，则在540,主机设备可将 配置数据置于I/O线上，并且所选存储器设备可利用该信息来设置它 的配置。在任一情况下，当命令序列完成时，在580，存储器设备使 其本身处于接收^t式，以使得它准备好接收和解码进一步的命令。如果在530处确定命令是数据传输命令，从而指示将数据写入到 所选存储器设备的存储器阵列或者从所选存储器设备的存储器阵列 读取数据，则在550，所选存储器设备可以读取地址，主机设备可在 命令之后将地址置于I/O线上。地址可以指示将要开始数据传输的存 储器阵列中的地址。在一些实施例中，地址将在命令位于I/O线上之 后的一个时钟周期位于I/O线上。如果地址需要比在I/O线上同时表 示的位多的位，则多于 一个时钟周期可专用于通过I/O线传输地址。如果在560处指示数据传输是读操作，则在575，存储器设备可 以开始从它的阵列读取数据并将该数据置于I/O线上以供主机设备读 取。专用于传输此数据的时钟周期的数量取决于将要传送的数据量。13在一些实施例中，用于此传输的时钟周期的数量可能已由命令指示， 但在其它实施例中，该数量可以预先确定。在传送完数据之后，通信序列结束，并且存储器设备可在580处使其本身处于接收才莫式以等待进一步的命令。如果在560处指示数据传输是写操作，则在570,存储器设备可 从I/O线获取数据并将该数据写入到存储器设备的存储器阵列中。如 前所述，在一些实施例中，传输的长度可以是固定的，或者在其它实 施例中，可以在命令中指示。当数据传输完成时，存储器设备可在580 处使其本身置于接收一莫式以等待进一步的命令。图6示出根据本发明一个实施例的非易失性存储器设备的框图。 只是为了便于说明，图1中的存储器设备120作为图6中示出的实例， 但其它实施例可以使用其它存储器设备，而不管本文件中是否对它们 进行了具体描述。存储器设备120可以包括非易失性存储单元的存储 阵列610。在一些实施例中，这些单元可以是闪存单元。在一些特定 实施例中，这些单元可以是NAND闪存单元。阵列可以具有按任何便 利的字大小和地址范围设置的单元。高速緩存緩沖器620可用于緩沖 从阵列610读取或从存储器控制器(例如，从图1中的主才几设备110) 写入到阵列610的数据。高速緩存緩沖器620可以用任何可行的形式 实施，例如但不限于1)易失性存储器阵列，2)先进先出緩冲器 (FIFO) ， 3)及其它。控制逻辑630可以至少部分地基于从存储器 控制器接收的命令来控制存储器设备120内的操作。如前所述，可以 在命令序列期间的不同时间通过存储器总线的相同线路D[15:0]来传 送命令和数据，可以使用START信号来启动命令序列，并且可以使 用CLK信号来同步传送数据、命令等。图7示出根据本发明一个实施例用于操作存储器设备的方法的流 程图。在流程图700中，在710,存储器设备可以从存储器控制器接在一些操作中，它还可接收开始数据传输的阵列内地址。如果在720处确定命令是读命令，则在730，存储器设备可将数据从它的存储阵 列的指定部分传送到它的高速緩存緩冲器中。在740，可以通过利用 总线上的时钟信号来计时而经由存储器总线来将此数据从高速緩存 同步地传送到请求的存储器控制器。类似地，如果在720处确定命令 是写命令，则在750，同样可以通过利用总线上的时钟信号来计时而 经由存储器总线将数据从存储器控制器同步地传送到存储器设备的 高速緩存緩冲器中。然后，在760，可将数据从高速緩存纟爰沖器传送 到阵列。以上描述假设命令指示应当从存储阵列读取数据或将数据写入 到存储阵列。其它命令可以涉及从存储器设备读取数据或将数据写入 到存储器设备，而不涉及存储阵列或高速緩存緩冲器。例如，可向存 储器设备发出'读状态，命令，以请求存储器设备从它的控制逻辑中 的一个或多个寄存器读取某种类型的状态信息，并将该状态信息置于 存储器总线上以供存储器控制器读取。类似地，可向存储器设备发出 '写配置，命令，以请求存储器设备从存储器总线获得配置信息并将 该信息写入到存储器设备的控制逻辑中的内部寄存器中。当存储器总线上的数据传输速率远快于存储阵列的数据传输速 率时，可使用存储器设备内的高速緩存緩冲器来获得巨大好处。存储 器控制器可发出触发存储器设备开始从它的存储阵列读取数据并将 该数据置于相关联的存储緩沖器中的命令。然后，存储器控制器可在 等待此緩慢的内部操作完成的同时执行其它存储器设备的其它操作。 一旦将指定量的数据(例如， 一页数据)置于高速緩存緩沖器中，存 储器控制器便可在存储器总线上执行高速操作以将数据从高速緩存 緩沖器传送到存储器控制器。反向操作相类似，不同之处在于将数据 从存储器控制器高速传送到指定的存储器设备的高速緩存緩冲器。然 后，存储器设备可以采用较緩慢的速率将数据从它的高速緩存緩沖器 传送到它的存储阵列，而令存储器控制器可以自由地执行其它存储器 设备的其它操作。希望以上描述具说明性而不是限制性。本领域的技术人员将联想 到改变。希望那些改变包含在本发明的各个实施例中，本发明仅受随 附权利要求的精神和范围的限制。
权利要求
1、一种装置，包括非易失性存储单元的阵列；以及耦合到所述阵列并包含时钟信号引脚和一组输入/输出信号引脚的接口；其中利用所述接口通过将命令信号、地址信号和数据信号置于同一组输入/输出信号引脚上并使用所述时钟信号来锁存所述命令信号、地址信号和数据信号而控制所述阵列。
2、 如权利要求1所述的装置，其中所述阵列是NAND闪速阵列。
3、 如权利要求l所述的装置，其中在第一组时钟周期期间将所述命令信号置于所述输入/输出引脚上；在所述第 一组时钟周期之后的第二组时钟周期期间将所述地址 信号置于所述输7v/输出引脚上；以及在所述第二组时钟周期之后的第三组时钟周期期间将所述数据 信号置于所述输入/输出引脚上。
4、 如权利要求3所述的装置，其中所述第一组时钟周期由单个 时钟周期组成。
5、 如权利要求1所述的装置，其中所述命令信号包括指示所述 命令是读命令还是写命令的信号以及指示所述第二和第三组时钟周 期的长度的信号。
6、 如权利要求1所述的装置，其中所述接口还包括承载指示所 述第一组时钟周期的开始的信号的另一引脚。
7、 如权利要求1所述的装置，其中所述接口不包括单独专用于 指示地址锁存或读/写选择的任何引脚。
8、 如权利要求1所述的装置，还包括耦合到所述接口以将所述 命令信号传送给所述接口的主机设备，所述主机设备未包含在与所述接口相同的集成电路中。
9、 一种方法，包括在一组输入/输出线上接收操作非易失性存储器设备的命令，所述 命令指示读操作或写操作；在接收所述命令之后在所述一组输入/输出线上接收地址，所述地 址指示数据传输操作的起始位置；以及在接收所述地址之后在所述一组输川输出线上接收数据，所述数 据将传送到所述非易失性存储器设备的从所接收的地址开始的地址 块或是从此地址块传送的；其中利用单个时钟信号来锁存所述地址和数据。
10、 如权利要求9所述的方法，其中利用另一信号来锁存所述命令。
11、 如权利要求9所述的方法，其中所述接收命令的步骤包括接 收操作NAND闪存设备的命令。
12、 如权利要求9所述的方法，其中所述接收命令的步骤包括对于第 一数量的时钟周期将所述输入/ 输出线上的信号理解为是命令；所述接收地址的步骤包括对于第二数量的时钟周期将所述输入/ 输出线上的信号理解为是地址；以及所述接收数据的步骤包括对于第三数量的时钟周期将所述输入/ 输出线上的信号理解为是数据。
13、 如权利要求12所述的方法，其中在所述命令中指示所述第 三数量的时钟周期。
14、 如权利要求9所述的方法，还包括在所述接收数据的步骤之 后自动返回到接收操作模式。
15、 一种物品，包括包含指令的有形机器可读介质，所述指令在由一个或多个处理器 执行时导致执行包括以下步骤的操作在一组输入/输出线上将第一组信号从主机设备发送到非易失性 存储器设备，所述第一组信号指示对所述非易失性存储器设备的命令；在所述一组输入/输出线上将第二组信号从所述主机设备发送到 所述非易失性存储器设备，所述第二组信号指示所述非易失性存储器 设备的数据传输的起始地址；在所述一组输入/输出线上在所述主机设备与所述非易失性存储 器设备之间传送第三组信号，所述第三组信号指示所述数据传输的数 据；以及提供单个时钟信号以便使所述第二和第三组信号同步。
16、 如权利要求15所述的物品，还包括提供另一信号以使所述 第一组信号同步的操作。
17、 如权利要求15所述的物品，还包括在所述第一组信号中包 含指示所述第三组信号的长度的信息的操作。
18、 如权利要求15所述的物品，其中所述第一组信号的长度是 预先确定的。
19、 如权利要求15所述的物品，其中所述第二组信号的长度是 预先确定的。
20、 一种装置，包括 非易失性存储器阵列，包括非易失性存储单元的存储阵列；耦合到所述阵列以便緩冲所述阵列与存储器控制器之间的 数据传输的高速緩存緩冲器；以及耦合到所述阵列和所述高速緩存緩冲器的控制逻辑，用于控 制进出所述存储阵列的数据传输。
21、 如权利要求20所述的装置，其中所述阵列包括NAND闪存 单元。
22、 如权利要求20所述的装置，其中所述高速緩存緩沖器能够保存至少一页数据。
23、 如权利要求20所述的装置，其中所述高速緩存緩沖器包括 先进先出緩沖器。
24、 一种方法，包括在存储器控制器和NAND闪存设备中的高速緩存緩冲器之间同 步地传送数据；以及在所述NAND闪存设备中在所述高速緩存緩冲器和存储阵列之 间传送所述数据。
25、 如权利要求24所述的方法，其中所述在所述存储器控制器和所述高速緩存緩冲器之间传送数据 包括将所述数据从所述存储器控制器传送到所述高速緩存緩沖器；以 及所述在所述高速緩存緩冲器和所述存储阵列之间传送数据包括 将所述数据从所述高速緩存緩沖器传送到所述存储阵列。
26、 如权利要求24所述的方法，其中所述在所述高速緩存緩冲器和所述存储阵列之间传送数据包括 将所述数据从所述存储阵列传送到所述高速緩存緩沖器；以及所述在所述存储器控制器和所述高速緩存緩冲器之间传送数据 包括将所述数据从所述高速緩存緩冲器传送到所述存储器控制器。
全文摘要
本发明的一些实施例利用基于命令的接口来控制非易失性存储器设备的读和写。这可以减少每个集成电路上所需的引脚数，并且因此减少那些集成电路的成本和尺寸。在一些实施例中，可以利用管芯上高速缓存缓冲器来缓冲高速存储器总线和较慢速的非易失性阵列之间的数据传输。
文档编号G06F12/00GK101568903SQ200780047630
公开日2009年10月28日 申请日期2007年12月17日 优先权日2006年12月21日
发明者R·罗茨曼, S·卡瓦米, S·埃勒特 申请人:英特尔公司