信息处理装置以及高速缓存控制方法

专利名称：信息处理装置以及高速缓存控制方法
技术领域：
本发明涉及实现高速缓冲存储器的访问高速化的信息处理装置以及 高速缓存控制方法。
背景技术：
伴随着处理器中的处理高速化，需要縮短对存储器的访问时间。作 为其中的一个手段，使用下述预取方法，即在处理器进行访问请求之 前，预测处理器请求访问的地址，将该地址的数据预先保持在高速缓存 中。
但是，对于上述预取方法而言，虽然当在程序执行中对连续的地址 进行存储器访问时能够检测出连续访问模式，但是在跨越高速缓冲存储 器的登记块边界的访问顺序发生颠倒的情况下或在访问地址是分散的情 况下，存在由于不能检测出该访问中的连续访问模式而基于针对无效访 问地址的预取进行登记等问题。另外，下述专利文献公开了预取方法。
专利文献l:日本特开2002-215456号公报

发明内容
本发明的信息处理装置的目的在于，即使在跨越高速缓冲存储器的 登记块边界的访问顺序发生颠倒的情况下或在访问地址是分散的情况 下，也能够检测出该访问中的连续访问模式。
本实施例的信息处理装置的特征在于，具有处理器；存储有数据 的第1存储部；第2存储部，其从该第1存储部中取得在该处理器中进 行处理的数据；条目保持部，其对以块为单位保持在该第2存储部中的 数据的访问历史进行管理；以及控制部，当该处理器的访问目的地从当 前块转移到刚刚访问的块时，该控制部更新保持在该条目保持部中的对当前块的访问历史。
另外，本实施例的信息处理装置的特征在于，该条目保持部保持访 问方向信息，该访问方向信息表示该处理器访问的该块的转移方向。
另外，本实施例的信息处理装置的特征在于，该条目保持部将多个 地址和访问方向信息对应起来，保持为条目信息。
另外，本实施例的信息处理装置的特征在于，该控制部对该条目保 持部所保持的多个块中的 一部分的块进行更新。
另外，本实施例的信息处理装置的特征在于，该控制部对与所更新 的访问历史对应的地址范围和与更新前的访问历史对应的地址范围进行 保持。
另外，本实施例的信息处理装置的特征在于，该条目保持部具有多 个与该块对应的地址范围，该控制部根据该处理器访问的块的转移，对 保持在该条目保持部中的地址范围进行更新。
另外，本实施例的信息处理装置的特征在于，该控制部对该地址范 围中的一部分地址范围进行更新。
另外，本实施例的信息处理装置的特征在于，该控制部对所更新的 地址范围和更新前的地址范围进行保持。
另外，本实施例的信息处理装置的特征在于，该条目保持部将该块 和该访问方向信息对应起来，保持为条目信息。
另外，本实施例的信息处理装置的特征在于，该控制部对判断为该 处理器访问的数据的地址包含在该块内的多个条目信息进行检测，当判 断为检测出的多个条目信息的该访问方向信息互不相同时，对该访问方 向信息进行重置。
另外，本实施例的信息处理装置的特征在于，该地址范围是该第2 存储部中的连续地址的集合，该条目信息具有地址连续的地址范围的组。
另外，本实施例的信息处理装置的特征在于，构成该条目信息的地 址范围由以更细小的地址集合为单位的子地址范围构成，该条目信息具 有访问历史信息，该访问历史信息表示在各个子地址范围中是否存在访 问。另外，本实施例的信息处理装置的特征在于，该控制部根据来自该 处理器的访问的发生来改变跨距宽度，该跨距宽度表示预读到该第2存 储部中的数据的地址范围。
另外，本实施例的信息处理装置的特征在于，在更新该条目时，该 控制部将该处理器所访问的地址设定在构成该条目信息的多个地址范围 的中心附近。
另外，本实施例的信息处理装置的特征在于，当该控制部判断为该 处理器的访问地址包含在访问进行方向的子地址范围内时，该控制单元
确定预读到该第2存储部中的数据。
另外，本实施例的信息处理装置的特征在于，该访问方向信息是表 示该处理器访问的块的转移方向的升序位和降序位。
另外，本实施例的信息处理装置的特征在于，当该控制部检测出多 个该条目信息且判断为访问进行方向的开头侧的块中包含有该处理器要 访问的数据的地址时，该控制部对该多个条目信息进行重置。
本实施例的髙速缓存控制方法是信息处理装置执行的数据的高速缓
存控制方法，该信息处理装置具有处理数据的处理器、存储数据的第1 存储部、以及对来自该第1存储部的数据进行高速缓存的第2存储部， 该高速缓存控制方法的特征在于，该信息处理装置执行下述步骤对以 块为单位保持在该第2存储部中的数据的访问历史进行管理的步骤；以 及当该处理器的访问目的地从当前块转移到刚刚访问的块时，更新保持 在该条目保持部中的对当前块的访问历史的步骤。
根据本发明的预取方法，记录连续的多个地址集合并保持高速缓存 块单位的访问历史，由此，即使在发生跨越高速缓冲存储器的登记块边 界的访问顺序颠倒的情况下或在访问地址分散的情况下，也能够检测出 该访问中的连续访问模式。


图1是本实施例中的信息处理装置的硬件框图。
图2是本实施例中的预取地址队列的条目结构的图。图3是本实施例中的预取地址队列的条目结构的图。
图4是存储器访问时的预取控制装置的动作流程图。 图5是与登记初始阶段的预取队列一致时的动作流程图。 图6是升序模式下的二级高速缓存预取关联流程图。 图7是升序模式下的一级高速缓存预取关联流程图。 图8是从初始登记到初始阶段为止的存储器访问时的动作示例。 图9是升序模式下的存储器访问时的动作示例。 图10是示出本实施例的访问模式监视单元106在预取地址队列107 中检测出多个条目时的图。
标号说明
101…处理器单元、102…一级高速缓存、103…二级高速缓存、104… 主存储装置、105…预取控制装置、106…访问模式监视单元、107…预取 地址队列、108…一级高速缓存预取请求发行单元、109…二级高速缓存 预取请求发行单元、110…预取地址队列更新单元、201…页地址、202… 页内地址、203…登记区域内访问历史、204…页内地址、205…登记区域 内访问历史、206…跨距宽度(stride width)、 207…有效位、208…升 序位、209…降序位、210…控制位、301…页地址、302…页内地址、303… 登记区域内访问历史、304…页内地址、305…登记区域内访问历史、306… 跨距宽度、307…有效位、308…升序位、309…降序位、310…控制位
具体实施例方式
图1是本实施例的信息处理装置100的框图。
信息处理装置100构成为包括处理器单元101、 一级高速缓存102、 二级高速缓存103、主存储装置104、以及预取控制装置105。预取控制 装置105构成为包括访问模式监视单元106、预取地址队列107、 一级 高速缓存预取请求发行单元108、 二级高速缓存预取请求发行单元109、 以及预取地址队列更新单元110构成。
本实施例中的信息处理装置100具有一级高速缓存102、 二级高速缓存103的高速缓存系统，并预读访问模式，将数据预取到该高速缓存
系统中。预取是指信息处理装置100预先将数据读出到一级高速缓存102或二级高速缓存103中的功能。与在加载(Load)指令等数据的读出指令后进行读出的处理相比，信息处理装置100的预取处理可大幅度縮减信息处理装置100的处理响应速度。本实施例的信息处理装置100通过硬件实现了预取功能。由硬件实现的预取具有记录访问地址模式的硬件装置。并且，在由硬件构成的访问监视模式单元106监视访问地址的同时，信息处理装置100进行预取处理。另外，也可以由软件替代硬件来实现预取功能。基于软件的预取可通过编译程序在源代码指令串中预先插入预取指令来实现。
本实施例的信息处理装置100在预取地址队列107的1个条目中记录连续的多个地址集合，并且使得记录的地址集合的单位大于二级高速缓存103的高速缓存块，由此，在更广的地址范围中全局性地检测访问模式。由此，即使在局部的访问顺序改变或每隔一定间隔的分散的访问
的情况下，信息处理装置ioo也可检测出连续访问模式。
并且，在本实施例的信息处理装置100保持的广大的地址范围中，通过对高速缓存块单位等更细小的单位地址范围中的访问历史信息进行保持，也可检测出局部性的访问的连续性。
信息处理装置100可在同一条目上检测出全局性的连续访问模式和局部性的连续访问模式，因此通过调整预取的发行定时和进行预取的数据大小，可以将对多个级别的预取汇总起来进行控制。
处理器单元101是执行信息处理装置100中的运算处理的单元。运算处理是加法、减法、乘法处理等，执行"或"、"与"这些逻辑运算等。
一级高速缓存102是访问速度高于二级高速缓存102、主存储装置104的存储装置。通过在一级髙速缓存102中存储使用频率较高的数据，能够减少对低速的主存储装置104的访问，并且能够使信息处理装置100整体的处理高速化。
二级高速缓存是在安装有2个级别的高速缓冲存储器的处理器中的比一级高速缓存102更低速且更大容量的存储器。在本实施例中， 一级高速缓存102的登记更新以及替换的控制单位设为64字节，二级高速缓存103的登记更新的控制单位设为256字节。因此， 一级高速缓存102向二级高速缓存103按照64字节单位进行数据的登记请求， 一级高速缓存102与登记请求对应地从二级高速缓存103按照64字节单位登记数据。另外，二级高速缓存103向主存储装置104按照256字节单位进行数据的登记请求，二级高速缓存103与登记请求对应地从主存储装置104按照256字节单位登记数据。
主存储装置104是保持在信息处理装置100中进行处理的数据整体的存储器，是比二级高速缓存更低速且更大容量的存储器。
预取控制装置105是将预测为处理器单元101处理的数据预先登记在一级高速缓存102或二级高速缓存103中的装置。如上所述，预取控制装置105构成为包括访问模式监视单元106、预取地址队列107、 一级高速缓存预取请求发行单元108、二级高速缓存预取请求发行单元109、以及预取地址队列更新单元110。
构成预取控制装置105的访问模式监视单元106是对处理器单元所请求的存储器访问请求进行监视的单元。 一级高速缓存102将与来自处理器单元101的存储器访问请求对应的数据转发给处理器单元101。
预取地址队列107由多个条目构成。各个条目是地址信息，存储有64位地址。后述的图2是本实施例的预取地址队列107的条目结构。
访问模式监视单元106是对处理器单元101的存储器访问请求进行监视的单元。当从处理器单元101向一级高速缓存102进行存储器访问请求时，访问模式监视单元106将与存储器访问请求对应的地址和登记在预取地址队列107的各条目中的地址进行比较。然后，访问模式监视单元106根据比较结果，向一级高速缓存预取请求发行单元108和二级高速缓存预取请求发行单元109进行指示，指示进行预取请求。指示预取请求的具体的判断基准将在后面叙述。
一级高速缓存预取请求发行单元108根据访问模式监视单元106的指示，向二级高速缓存103请求预取到一级高速缓存102中的数据。一级高速缓存102根据一级高速缓存预取请求发行单元108的预取请求，从二级高速缓存103中预取数据。这里，具体而言， 一级高速缓存102进行的预取是指 一级高速缓存102向二级高速缓存103进行一级高速缓存登记请求，二级高速缓存103根据一级高速缓存登记请求，将登记数据转发给一级髙速缓存102。
二级高速缓存预取请求发行单元109根据访问模式监视单元106的指示，向二级高速缓存103请求预取的数据。二级高速缓存103根据二级高速缓存预取请求发行单元109的预取请求，从主存储装置104中预取数据。这里，具体而言，二级高速缓存103进行的预取是指二级高速缓存103向主存储装置104进行二级高速缓存登记请求，主存储装置104根据该二级高速缓存登记请求，将登记数据转发给二级高速缓存103。
一级高速缓存预取请求发行单元108以及二级高速缓存预取请求发行单元109根据处理器单元101的存储器访问，分别针对一级高速缓存102以及二级高速缓存103生成预取地址，并发行预取请求。
预取地址队列更新单元110是对构成预取地址队列107的条目进行更新的单元。访问模式监视单元106保持存储器访问模式。存储器访问模式是指处理器单元101向一级高速缓存102请求存储器访问的地址的历史模式。访问模式监视单元106取得并保持在处理器单元101向一级高速缓存102请求存储器访问的定时所请求的地址，生成存储器访问模式。并且，当取得新的存储器访问请求时，访问模式监视单元106将该存储器访问请求与所保持的存储器访问模式进行比较。当比较的结果是存储器访问请求的地址不在所保持的存储器访问模式中时，访问模式监视单元106将当前的访问地址信息初始登记在预取地址队列107中，并使条目有效。这里，附近地址是指根据存储器访问模式预测的、访问模式监视单元106判断为处理器单元101在预定时间内访问的地址。
预取地址队列更新单元110是对预取地址队列107的条目进行更新的单元。预取地址队列更新单元110对预取地址队列107中的最旧条目进行更新。登记在预取地址队列107中的条目具有历史计数器。预取地址队列107参照历史计数器来判断最旧的条目。历史计数器是表示可登记在预取地址队列107中的条目的登记或更新的顺序的计数器。该历史计数器可通过使用构成条目的位的一部分来表示连续的序号而实现。并 且，当在预取地址队列107中进行条目的更新时，预取地址队列更新单 元110清除最旧(例如历史计数器的连续序号为最大)的条目，并登记
新的条目。并且，预取地址队列更新单元110使登记在预取地址队列107 中的条目的历史计数器分别增计数(Count Up)。由此，信息处理装置100 可进行预取地址队列107的条目登记或更新。另外，预取地址队列更新 单元110也可以构成为从无效条目中选择对预取的地址进行登记的条目。 预取地址队列更新单元110根据条目具有的标志(表示条目无效的标志) 来判断条目是否是无效条目。
另外，在访问模式监视单元106判断为处理器单元101的连续访问 是按照地址的递增方向进行的情况下，访问模式监视单元106判断为连 续访问仍然按照地址的升序方向进行，而预取访问地址附近的地址。
接着，对信息处理装置100中的存储器访问处理进行说明。
处理器单元101首先向一级高速缓存102进行存储器访问请求。一 级高速缓存102判断是否保持有与来自处理器单元101的存储器访问请 求对应的数据。当判断为本身保持有与存储器访问请求对应的存储器访 问数据时， 一级高速缓存102将相应的存储器访问数据转发给处理器单 元101。当判断为本身没有保持与存储器访问请求对应的存储器访问数据 时， 一级高速缓存102向二级高速缓存103请求相应的存储器访问数据 的一级高速缓存登记。
与一级高速缓存102相同，二级高速缓存103判断是否保持有与一 级高速缓存登记请求对应的存储器访问数据。当二级高速缓存103判断 为本身保持有存储器访问数据时，从二级高速缓存103向一级高速缓存 102转发与登记请求对应的存储器访问数据。另外，当二级高速缓存103 判断为本身没有保持与登记请求对应的存储器访问数据时，从二级高速 缓存103向主存储装置104进行相应的存储器访问数据的二级高速缓存
登记请求。
主存储装置104向二级高速缓存103转发与登记请求对应的存储器 访问数据。另外，预取控制装置105对预测为处理器单元101将访问的存储器
访问数据进行预取。由此，能够使信息处理装置100的处理更加高速化。
并且，在本实施例的预取方法中，记录连续的多个地址集合，保持 高速缓存线单位的访问历史。由此，即使在跨越高速缓冲存储器的登记 块边界的访问顺序发生颠倒的情况下或在访问地址是分散的情况下，本 实施例的预取方法也能够检测出该访问中的连续访问模式。
访问模式监视单元106监视处理器单元101对一级高速缓存102的 存储器访问请求，生成并保持存储器访问模式。访问模式监视单元106 从预取地址队列107中读出条目，将存储器访问模式与构成条目的地址 进行比较。 一级高速缓存预取请求发行单元108以及二级高速缓存预取 请求发行单元109根据比较结果，预取与构成条目的地址对应的数据。 此时，访问模式监视单元106读出预取地址队列107的条目，将其转发 给一级高速缓存预取请求发行单元108以及二级高速缓存预取请求发行 单元109。一级高速缓存预取请求发行单元108以及二级高速缓存预取请 求发行单元109根据接收到的条目，向一级高速缓存102以及二级高速 缓存103请求预取数据。另外，预取地址队列更新单元110更新预取地 址队列107的条目。访问模式监视单元106向预取地址队列更新单元110 进行指示，由此，预取地址队列更新单元110更新预取地址队列107。
一级高速缓存预取请求发行单元108向一级高速缓存102请求预取， 二级高速缓存预取请求发行单元109向二级高速缓存103请求预取。一 级高速缓存102和二级高速缓存103根据针对各个高速缓存(一级高速 缓存102、 二级高速缓存103)的预取请求，取得访问模式监视单元106 预测为存储器访问数据的数据。然后， 一级高速缓存102和二级高速缓 存103对访问模式监视单元106预测为存储器访问数据的该数据进行预 取。
图2是本实施例的条目的结构。构成条目200的地址包含页地址 201、页内地址202、登记区域内访问历史203、页内地址204、登记区域 内访问历史205、跨距宽度206、有效位207、升序位208、降序位209、 控制位210。一级高速缓存102的登记更新以及替换的控制单位是64字节，二级 高速缓存103的登记更新的控制单位是256字节。并且，对主存储装置 104的虚拟存储地址控制中的物理存储器与虚拟存储器之间的转换进行 管理的页大小是4兆字节，主存储装置104的整体是按照64位地址管理 的。
以往的预取地址队列仅对1个页内地址进行地址登记。另外，以往 的预取地址队列按照一级高速缓存控制单位即64字节单位进行地址登 记。因此，以往的访问模式监视单元不能检测出跨越64字节单位边界的 地址范围内的连续访问，因此，在访问顺序颠倒或进行每隔一定间隔的 访问的情况下，不能发行适当的预取。另外，当以往的处理器单元跨越 不能检测出连续访问的64字节边界而进行存储器访问时，访问模式监视 单元将相同的访问地址范围登记在条目中，预取地址队列的使用效率显 著降低。
接着，对登记在本实施例的条目200中的地址信息进行说明。地址 信息是64位(从位63到位0)，在该地址信息中登记有42位(从位63 到位22)的页地址201、 14位(从位21到位8)的页内地址202、以及 14位(从位21到位8)的页内地址204。
页地址201是对主存储装置104的虚拟存储地址控制中的物理存储 器与虚拟存储器之间的转换进行管理的地址，登记在二级高速缓存的控 制单位即256字节边界之前。
可作为页内地址202和页内地址204登记的连续的地址范围相当于 512字节。因此，访问模式监视单元106能够在1个条目中预取以往的2 个条目中的预取范围，能够检测出连续访问。
并且，分别由4位构成的登记区域内访问历史203以及登记区域内 访问历史205表示分别按照比256字节更细的、 一级高速缓存控制单位 即64字节X4而得到的访问历史。由此，访问模式监视单元106能够使 用登记区域内访问历史203以及登记区域内访问历史205来检测处理器 单元101对一级高速缓存102和二级高速缓存103的局部性的连续访问。 跨距宽度206是表示预取后面多大的地址范围的信息。有效位207是表示条目有效的信息。升序位208是监视升序的连续访问的信息。降序位 209是监视降序的连续访问的信息。控制位210是用于其它地址控制的f言
肩、o
图3是示出本实施例中的条目300的结构的图。条目300的结构基 本上与条目200相同，是条目的结构的变形之一。
对于图3的实施例的预取地址队列而言，条目的结构信息与图2相 同，但页内地址302以及页内地址304的登记单位分别为1千字节单位 (从位21到位9)，能够在比图2的条目200的512字节范围更广的1千 字节的地址范围内监视访问模式。因此，与条目200相比，图3所示的 条目300能够更全局地检测连续访问。条目300按照比条目200的512 字节更细的、 一级高速缓存控制单位即64字节X8来记录访问历史。因 此，访问模式监视单元106能够使用登记区域内访问历史303以及登记 区域内访问历史305来检测处理器单元101对一级高速缓存102和二级 高速缓存103的局部性的连续访问。
.由此，本实施例的具有高速缓存系统的信息处理装置100具有记录 从过去进行存储器访问的地址到被预期将来访问的附近地址的单元，丰艮 据该记录完成的登记地址和后续访问地址之间的比较，来检测连续访问 模式，发行高速缓存块的预取请求。并且，信息处理装置100的特征在 于，记录包含访问地址在内的连续多个高速缓存块地址集合，或者记录 以大于高速缓存块的块为单位的地址集合的组，检测大于高速缓存块单 位的连续访问，而控制预取。
图4是本实施例的预取控制的流程图。
访问模式监视单元106监视来自处理器单元101的对一级高速缓存 102的存储器访问请求。当处理器单元101向一级高速缓存102请求存储 器访问时，访问模式监视单元106检测该存储器访问请求(步骤S401)。 然后，访问模式监视单元106判断与存储器访问请求对应的访问地址是 否属于构成预取地址队列107的条目的登记地址范围(步骤S402)。包含 作为访问地址比较对象的登机地址范围的条目的有效位是"1"。当访问 地址与登记地址范围一致时(步骤S402:是)，访问模式监视单元106根据相应的条目的升序位以及降序位，判断监视的连续访问的方向是否已
经确定为升序或降序(步骤S403)。
当访问模式监视单元106判断为没有确定连续访问的方向的升序降 序时(步骤S403:否)，转移到图5所示的登记初始模式的处理流程。在 后面叙述图5中的登记初始模式的处理流程。
当访问模式监视单元106判断为已经确定连续访问的方向的升序降 序时(步骤S403:是)，访问模式监视单元106判断升序位是否是"1" (步骤S404)。当访问模式监视单元106判断为升序位是"1"时(步骤 S404:是)，转移到升序模式的处理流程(步骤S406)。当访问模式监4见 单元106判断为升序位不是"1"(升序位是"0")时(步骤S404:否)， 转移到降序模式的处理流程(步骤S405)。降序模式的处理流程是与升序 处理流程对称的处理流程。
访问模式监视单元106判断被请求存储器访问的访问地址是否属于 构成预取地址队列的条目的登记地址范围(步骤S402)。当访问地址与登 记地址范围不一致、不存在与访问地址一致的预取地址队列时(步骤 S402:否)，预取地址队列更新单元110将访问地址以及其附近地址新登 记在预取地址队列107中。然后，访问模式监视单元106判断访问地址 是256字节的登记访问范围较大侧(128字节 255字节)、还是登记访 问范围较小侧(0字节 127字节)。更具体而言，判断访问地址的位7 是否是"1"(步骤S408)，以使得访问地址位于登记在预取地址队列的有 效条目中的地址范围的中心附近。访问模式监视单元106根据访问地址 的位7的状态，判断将条目登记在地址递增方向(步骤S409)、还是将条 目降序地登记在地址降序方向。
在步骤S408中，当访问地址的位7是"1"时(步骤S408:是)， 更新预取地址队列107没有使用的条目，访问模式监视单元106登记新 的访问地址(步骤S409)。这是上述的升序登记，访问模式监视单元106 向页内地址202登记使访问地址加上256字节后得到的地址(访问地址 + 256字节)，向页内地址204登记访问地址。
在步骤S408中，当访问地址的位7不是"1"(位7是"0")时(步骤S408:否)，更新预取地址队列107没有使用的条目，访问模式监视单
元106登记新的访问地址(步骤S410)。这是上述的降序地址方向的登记， 向页内地址202登记访问地址，向页内地址204登记从访问地址中减去 256字节后的地址(访问地址一256字节)。
图5是本实施例的登记初始模式的处理流程图。登记初始模式是访 问模式监视单元106进行初始登记的模式。首先，登记在登记初始模式 的预取地址队列107中的条目与访问地址一致(步骤S501)。然后，访问 模式监视单元106判断访问地址是登记地址范围中的升序地址递增侧(较 大侧的256字节)还是降序地址降序侧(较小侧的256字节)(步骤S502)。 即步骤S02是访问模式监视单元106判断访问模式的访问方向的步骤。
当访问模式监视单元106判断为访问地址与升序侧(较大姻的256 字节) 一致时(步骤S502:是)，访问模式监视单元106判断一致的访问 地址的位7是否是"1"(步骤S503)。即步骤S503是访问模式监视单 元106判断访问模式的访问方向是升序方向还是降序方向的步骤。
当访问模式监视单元106判断为位7是"1"时(步骤S503:是)， 访问模式监视单元106判断为相应的预取地址队列107应追踪的方向是 升序侧，然后，进行升序模式动作(步骤S504)。在步骤S504中，处理 器单元101的存储器访问向升序侧进行(较大侧的128字节)。因此，访 问模式监视单元106判断为相应的条目应追踪的方向是升序侧。然后， 预取地址队列107进行升序模式动作。
然后，使相应条目的预取地址队列的页内地址202、 204加上256字 节来使访问地址增大。另外，设为升序位208为"1"，降序位209为"0"。
另夕卜，当访问模式监视单元106判断为位7不是"1"(位7是"0") 时(步骤S503:否)，访问模式监视单元106判断为访问模式既没有向升 序侧进行也没有向降序侧进行，因而继续初始模式动作(步骤S505)。这 里，初始模式动作是指不进行预取请求的模式。
另外，同样，当访问模式监视单元106判断为访问地址与降序侧(较 小侧的256字节) 一致时(步骤S502:否)，访问模式监视单元106判断 一致的访问地址的位7是否是"1"(步骤S506)。当访问模式监视单元106判断为命中的条目的位7是"1"时(步骤S506:是)，访问模式监 视单元106判断为访问模式既没有向升序侧进行也没有向降序侧进行， 继续初始阶段动作(步骤S505)。
当访问模式监视单元106判断为命中的条目的位7是"1"时(步骤 S506:否)，访问模式监视单元106判断为相应的预取地址队列应追踪的 方向是降序侧，然后进行降序模式动作(歩骤S507)。
然后，访问模式监视单元106从相应条目的页内地址202、 204中减 去256字节来使访问地址减小。另外，访问模式监视单元106使条目的 升序位208为"0"，降序位209为"1"。在步骤S507中，处理器单元101 的存储器访问向降序侧后退(较小侧的128字节)。因此，访问模式监视 单元106判断为预取地址队列107应追踪的方向是降序侧，然后进行降 序模式动作。
图6是本实施例的升序模式的处理流程图。升序模式是使访问地址 每次增加256字节的模式。升序模式是在预取地址队列107的条目与升 序侧一致的情况下的二级高速缓存预取的处理流程图。
首先，访问模式监视单元106判断为访问地址与升序模式的预取地 址队列107 —致(步骤S601)。访问模式监视单元106在登记地址范围的 升序侧(较大侧的256字节)监视全局性的访问模式，并且实现二级高 速缓存预取请求的定时。
访问模式监视单元106判断访问地址是登记地址范围中的升序侧 (较大侧的256字节)还是降序侧(较小侧的256字节)(步骤S602)。 即，访问模式监视单元106判断访问地址是进行二级高速缓存预取还是 更新预取地址队列的条目信息(步骤S602)。这里，访问地址是处理器单 元101向一级高速缓存102进行存储器访问请求的数据的地址。
当访问模式监视单元106判断为访问地址是登记地址范围中的升序 侧时(步骤S602:是)，访问模式监视单元106判断访问地址的位7是否 是"1"(步骤S603)。访问地址的位7是"1"，表示登记地址范围的位7 是"1"，存储器访问进行到登记地址范围的开头。在升序模式动作时， 访问模式监视单元106在升序侧(较大侧的256字节)监视全局性的访问模式，并且实现二级高速缓存预取请求的定时。访问模式监视单元106
判断是进行二级高速缓存预取、还是更新预取地址队列107的条目信息。 条目信息是指登记在预取地址队列107中的全部条目。
当访问模式监视单元106判断为访问地址的位7是"1"时(步骤 S603:是)，访问模式监视单元106增大进行二级高速缓存103中的二级 高速缓存预取的跨距宽度206，更新预取地址队列107的条目信息(步骤 S604)。当在升序侧一致且进行二级高速缓存预取时，访问模式监视单元 106判断访问是否已进行到登记地址范围的开头。当访问已进行到登记地 址范围的开头的步骤S604中的更新结果是访问已进行到登记地址范围的 开头时，预取地址队列更新单元110进行预取，并且使登记在预取地址 队列107中的数据整体前进256字节，进行更新。此时，与512字节的 登记地址范围相对，预取地址队列107是256字节，另外，预取地址队 列107对在更新前后重叠的256字节的登记地址范围的访问历史信息进 行保持。另外，当访问模式监视单元106判断为命中的条目的位7不是 "1"(位7是"0")时(步骤S603:否)，访问模式监视单元106接下 来判断是否存在对包含有访问地址的128字节在内的访问地址范围进行 访问的访问历史(步骤S605)。
当访问模式监视单元106判断为不存在对与访问地址相同的128字 节区域进行访问的访问历史时(步骤S605:否)，访问模式监视单元106 指示二级高速缓存预取请求发行单元109用登记跨距宽度向升序侧进行 二级高速缓存预取请求。二级高速缓存预取请求发行单元109根据指示， 生成二级高速缓存预取请求(步骤S606)。
当访问模式监视单元106判断为存在对与访问地址相同的128字节 区域进行访问的访问历史时(步骤S605:是)，访问模式监视单元106不 指示二级高速缓存预取请求发行单元109进行二级高速缓存预取请求， 而是记录访问地址的访问历史(步骤S607)。无论是在步骤S604、步骤 S606、步骤S607中的哪个情况下，访问模式监视单元106都预先记录与 访问地址对应的访问历史。
当在S606中判断为不存在访问历史时，信息处理装置IOO进行预取，并且预先更新条目信息，使预取地址计算用的跨距宽度增加256字节来
更预先取出数据，从而为步骤S604中的将来的预取做准备。当访问地址 范围的降序侧(较小侧的256字节) 一致时或当即使在访问地址范围的 升序侧一致、在128字节区域中也存在访问历史时，访问模式监视单元 106判断为连续访问没有进行，不进行二级高速缓存预取的请求。这里， 128字节区域是指包含访问地址在内的128字节的访问地址范围。
图7是本实施例的升序模式下的一级高速缓存预取的流程图。
访问模式监视单元106判断升序模式的预取地址队列一致(步骤 S701)。访问模式监视单元106判断是否存在对使访问地址加上64字节 得到的一级高速缓存线进行访问的访问历史(步骤S702)。在升序模式动 作时，访问模式监视单元106监视以64字节为单位记录的访问历史信息， 实现一级高速缓存预取请求的定时。
然后，当访问模式监视单元106判断为存在对使访问地址加上64字 节得到的一级高速缓存线进行访问的访问历史时(步骤S702:是)，由于 处理器单元101已经进行了存储器访问，因此访问模式监视单元106不 生成一级高速缓存预取请求(步骤S704)。另外，当访问模式监视单元 106判断为不存在对使访问地址加上64字节得到的一级高速缓存线进行 访问的访问历史时(步骤S702:否)，访问模式监视单元106生成一级高 速缓存预取请求(步骤S703)
由此，本实施例的信息处理装置100实现了下述预取控制。实现本 实施例的预取方法的信息处理装置100具有高速缓存系统。并且，本实 施例的信息处理装置100具有记录从过去进行存储器访问的地址到将来 预测将访问的附近地址的单元，根据该记录完成的登记地址和后续访问 地址之间的比较，来检测连续访问模式，发行高速缓存块的预取请求。 并且，信息处理装置100记录包含访问地址在内的连续多个高速缓存块 地址集合，或者记录以大于高速缓存块的块为单位的地址集合的组，由 此来检测大于高速缓存块单位的全局性的连续访问，控制预取。
另外，本实施例的信息处理装置100实现了下述预取方法。信息处 理装置100检测连续访问模式。并且，信息处理装置在比登记在1个条目中的高速缓存块更广的多个块地址范围内，记录以更精细的子块为单 位的详细访问历史。由此，信息处理装置100根据登记相同地址区域的 期间内的局部性访问的进行状况或者访问次数，来改变预取发行定时、 跨距宽度、预取数据大小，同时请求预取并进行预取。
另外，本实施例的信息处理装置100实现了下述预取方法。信息处 理装置100检测连续访问模式，并进行预取到高速缓存中的预取。信息 处理装置100在多个级别的高速缓存中对记录多个块地址集合与登记地 址范围中的详细访问历史的单元进行共享。并且，信息处理装置100根
据高速缓存级别，对比较地址范围、预取发行定时、跨距宽度、以及预 取数据大小等进行控制，由此使用同一资源来控制预取数据到多个级别 的预取。
另外，本实施方式的信息处理装置100实现下述预取方法。信息处 理装置100向1个条目登记多个地址块和地址块的访问历史。并且，当 处理器单元101连续地进行存储器访问时，将登记在条目中的地址块的
开始地址在访问方向上转移来进行更新。更新前的登记地址范围和更新
后的登记地址范围部分重复。并且，以使得处理器单元101的访问地址
位于登记地址范围的中心附近的方式，来转移登记地址块的开始地址， 且继续利用重复的登记地址范围的详细访问历史。由此，即使在块边界，
本实施例的信息处理装置100也能够适当地控制预取请求。
另外，本实施方式的信息处理装置100也实现下述预取方法。信息 处理装置100检测处理器单元101的连续访问模式，将数据预取到一级 高速缓存102或二级高速缓存103。在条目中登记有地址范围的状态下， 信息处理装置100将第一次预取的数据转移到后续地址处，其之间的距 离是从过去继续使用的跨距宽度。并且，信息处理装置100保持登记在 条目中的地址范围，并且，第2次以后的预取是对距离为下述跨距宽度 的后续地址进行的，即该跨距宽度是使前一次预取时的跨距宽度增加 了前一次预取时的数据大小而得到的。由此，信息处理装置100能够加
快预取的预读程度。
另外，本实时，的信息处理装置100实现下述预取方法。当信息处理装置100将连续的多个地址块初始登记为1个条目时，以使得访问地 址位于登记地址范围的中心附近的方式来登记多个地址块。并且，信息
处理装置100通过检测后续访问在登记的范围内观察是升序还是降序，
来全局性地确定连续访问是升序方向还是降序方向。
另外，本实施例的信息处理装置100实现下述预取方法。当信息处 理装置100检测出处理器单元101的访问与多个不同的条目的登记地址 范围多命中时，信息处理装置100根据多命中的条目之间的连续访问检
测的可信度或连续访问的进行程度，来确定优先的条目和无效的条目。
另外，本实施例的信息处理装置100实现下述预取方法。当信息处 理装置100在多个不同的条目中检测出连续访问多命中时，当尚未确定
存储器访问升序降序的条目与已经确定存储器访问升序降序的条目多命
中时，信息处理装置100使己经确定存储器访问升序降序的条目优先，
使尚未确定存储器访问升序降序的条目无效。
另外，本实施例的信息处理装置100实现下述预取方法。信息处理
装置ioo检测存储器访问的连续访问模式，进行预取到高速缓存的预取。
当信息处理装置100检测出与多个不同的条目多命中的连续访问时，当
已经确定连续访问的方向是升序还是降序的条目多命中时，使在访问进 行方向的开头侧的多命中的条目无效。
图8是本实施例的预取队列从新登记到初始模式的动作示例的图。 图8的行分别表示从时刻A到时刻D+l，图8的列分别在5位二进制数 (00000 10100=OB 1280B)的范围内表示以64B为单位的地址进行。 这里，由于表示对附近地址的连续访问的动作，因此，地址高位是相同 的，在图8中省略叙述。
在图8中，用粗线框包围的区域是登记在预取地址队列107中的区 域。并且，记有"X"的访问地址区域意味着访问地址与登记在预取地 址队列107中的条目不一致的情况。另外，在记有"〇"的访问地址区 域中， 一级高速缓存102生成一级髙速缓存预取(L1PF)。在记有" " 的访问地址区域中，二级高速缓存103生成二级高速缓存预取(L2PF)。 在记有"△"的访问地址区域中，访问模式监视单元106判断为该访问地址区域与登记在预取地址队列107中的条目一致，但是不向一级高速
缓存预取请求发行单元108和二级高速缓存预取请求发行单元109进行 预取请求。
在时刻A，处理器单元101向一级高速缓存102的访问地址区域 "00010"进行存储器访问请求，访问模式监视单元106监视并检测处理 器单元101对访问地址区域"00010"的存储器访问请求。访问地址区域 是指包含处理器单元101进行存储器访问请求的访问地址的高速缓存块。 然后，在时刻A，访问模式监视单元106判断为在预取地址队列107中不 存在与访问地址一致的条目。
然后，在时刻A+l，访问模式监视单元106将访问地址范围登记在 预取地址队列107的条目中。登记的访问地址范围是"00000 00011" 256字节。
在时刻B,处理器单元101向一级高速缓存102的访问地址区域 "00011"进行存储器访问请求。访问模式监视单元106监视处理器单元 101对"00011"的存储器访问请求，不对一级高速缓存102进行新的预 取，也不将新的条目登记在预取地址队列107中。在时刻B+1，处理器单 元101不向一级髙速缓存102进行存储器访问请求。另外，在时刻B+1， 访问模式监视单元106不将新的条目登记在预取地址队列107中。
在时刻C，处理器单元101向一级髙速缓存102的访问地址区域 "00101"进行存储器访问请求。访问模式监视单元106监视处理器单元 101对"00101"的存储器访问请求，不对一级高速缓存102进行新的预 取，不将新的条目登记在预取地址队列107中。在时刻C+1，处理器单元 101不向一级高速缓存102进行存储器访问请求。即，在时刻B、时刻C， 当访问模式监视单元106判断为后续访问地址与登记在预取地址队列107 中的条目的地址区域一致时，信息处理装置100转移到初始模式动作流 程。当访问模式监视单元106判断为由于没有进行太多连续访问因而无 需预取时，预取控制装置105不进行预取。
在时刻D，处理器单元101向一级高速缓存102的访问地址区域 "00111"进行存储器访问请求。访问模式监视单元106将地址范围"00100 01011"的条目新登记在预取地址队列107中。然后，访问模 式监视单元106向二级高速缓存预取请求发行单元109指示发行下述预 取请求，即请求将访问地址范围"01000 01011"预取到二级高速缓 存103中。在时刻D+1,处理器单元101不对一级高速缓存102进行存储 器访问。二级高速缓存预取请求发行单元109请求将访问地址范围
"01000 01011"预取到二级高速缓存103中。即，在时刻D，访问模式 监视单元106判断为在条目的访问地址范围内，处理器单元101的连续 访问在升序侧进行。因此，信息处理装置100对256字节后的数据进行 二级高速缓存预取，使预取地址队列107的条目中的地址加上256字节， 将降序位重置为"0"，更新条目。访问模式监视单元106所更新的条目 作为升序模式进行动作。
图9是本实施例的升序模式时的动作示例的图。图9的行分别表示 从时刻E到时刻L+l，图9的列分别在5位二进制数(00000 10100二0B 1280B)的范围内表示以64字节为单位的地址进行。这里，由于在图9 中表示对附近地址的连续访问的动作，因此，地址高位是相同的，在图9 中省略叙述。
另外，在图9中，用粗线框包围的区域是登记在预取地址队列107 中的区域。并且，在记有"〇"的访问地址区域中， 一级高速缓存102 生成一级高速缓存预取(L1PF)。在记有"◎"的访问地址区域中，二级 高速缓存103生成二级高速缓存预取(L2PF)。在记有"△"的访问地址 区域中，访问模式监视单元106判断为该访问地址区域与登记在预取地 址队列107中的条目一致，但是不向一级高速缓存预取请求发行单元108 和二级高速缓存预取请求发行单元109进行预取请求。
在时刻E，登记在预取地址队列107中的地址区域是"00100 01011"。并且，处理器单元101对访问地址区域"00110"中所包含的访 问地址进行存储器请求。在时刻E+l，访问模式监视单元106判断为该访 问地址区域与登记在预取地址队列107中的条目一致。另外，访问模式 监视单元106不向一级高速缓存预取请求发行单元108和二级高速缓存 预取请求发行单元109进行预取请求。这是因为，存在对访问地址加上64字节而得到的访问地址区域进行访问的访问历史。
接着，在时刻F，处理器单元101对访问地址区域"00111"进行存 储器访问请求。在时刻F+1，访问模式监视单元106向一级高速缓存预取 请求发行单元108指示一级高速缓存预取的请求。这里，访问模式监视 单元106判断为不存在对访问地址加上64字节得到的访问地址区域 "01000"进行访问的访问历史。
在时刻G，处理器单元101对访问地址区域"01001"中所包含的地 址进行存储器访问请求。访问模式监视单元106对访问地址加上256字 节而得到的访问地址区域"01100 01111"进行二级高速缓存预取，对 访问地址加上64字节而得到的访问地址区域"01010"进行一级高速缓 存预取。
在时刻H，处理器单元101对访问地址区域"01000"中所包含的地 址进行存储器访问请求。在时刻"H+1"，访问模式监视单元106判断为 该访问地址区域与登记在预取地址队列107中的条目一致。另外，访问 模式监视单元106不向一级高速缓存预取请求发行单元108和二级高速 缓存预取请求发行单元109进行预取请求。
在时刻J，进一步进行处理器单元101的存储器访问，处理器单元 101对访问地址区域"01010"中所包含的访问地址进行存储器访问请求， 由于访问地址位于预取地址队列的登记地址范围的开头附近，因此，使 用于通过预取而预先取出数据的跨距宽度增加到512字节，来进行二级 高速缓存预取，并且使预取地址队列的登记地址范围前进256字节，跨 距宽度也更新为512字节。然后，在时刻J+l，访问模式监视单元106向 一级高速缓存预取请求发行单元108指示预取请求。
在时刻K，处理器单元101对访问地址区域"01011"中所包含的访 问地址进行存储器访问请求。在时刻K+1，访问模式监视单元106向一级 高速缓存预取请求发行单元108指示预取请求。同样，在时刻L，处理器 单元101对访问地址区域"01101"中所包含的地址进行存储器访问请求。 访问模式监视单元106向一级高速缓存预取请求发行单元108指示预取 请求，并且也向二级高速缓存预取请求发行单元109指示预取请求。这里， 一级高速缓存102预取访问地址区域"01110"， 二级高速缓存103 预取访问地址区域"10100 11111"。
图10是示出本实施例的访问模式监视单元106在预取地址队列107 中检测出多个条目时的图。以下，该多个条目的检测称为多命中检测。
在访问模式监视单元106进行多命中捡测的条目中，对于尚未确定 升序、降序方向的条目而言，访问模式监视单元106进行选择的优先级 较低。因此，当多命中检测出标有升序、降序两个方向的箭头的条目时， 访问模式监视单元106使该条目无效。在图10中，访问1001、 1003、 1005 符合这种情况。
接着，对于已经确定升序、降序的条目而言，在进行方向的开头侧， 被多命中检测出的条目的优先级较低，也成为无效对象。在访问1002中， 访问模式监视单元106多命中检测向相同的升序方向进行的多个条目。 对于访问1002而言，访问模式监视单元106使登记有相对于进行方向更 靠前的地址区域的条目优先，因此使在进行方向前侧命中检测出的条目 无效。
在访问1004中，访问模式监视单元106对向升序降序的反方向进行 的多个条目进行多命中检测。在访问1004中，由于不清楚将来预测进行 的地址范围，所以访问模式监视单元106使多命中检测出的这两方的条 目无效。
这样，当访问模式监视单元106进行多命中检测时，本实施例的预 取控制装置105根据至此为止的连续访问的程度，高效地确定无效条目。
这样，另外，本实施例的信息处理装置100具有处理器单元101; 主存储装置104;以及中间存储部(一级高速缓存102、二级高速缓存103)， 其从该主存储装置104中对在该处理器单元101中处理的数据进行高速 缓存。并且，信息处理装置100进行数据的高速缓存控制，并且具有预 取地址队列107，该预取地址队列107将包含该处理器单元101对该主存 储装置104或该中间存储部(一级高速缓存102、 二级高速缓存103)进 行访问的地址在内的、连续的附近多个地址保持为1个条目。信息处理 装置100的特征在于，控制更新，使得访问中的地址位于登记在1个条目中的地址范围的中心，并控制访问模式监视单元106由其检测在登记
的地址范围中后续访问已在连续方向进行，并进行预取。
另外，进行数据的高速缓存控制的信息处理装置100的特征在于，
具有处理器单元101;存储有数据的主存储装置104;中间存储部(一
级高速缓存102、 二级高速缓存103)，其从该主存储装置104中对在该
处理器单元101中处理的数据进行高速缓存；以及预取地址队列107，其
将包含该处理器单元101对该主存储装置104或该中间存储部(一级高 速缓存102、 二级高速缓存103)进行访问的地址在内的、连续的附近多 个地址保持为1个条目信息，并且检测该处理器单元101对该主存储装 置104或该中间存储部(一级高速缓存102、 二级高速缓存103)进行访 问的地址已在连续方向进行，进行预取以及访问历史条目的更新。
另外，信息处理装置100的特征在于，仅更新预取地址队列107的 一个条目所保持的连续的多个地址中的部分地址，使条目保持的地址登 记范围逐渐前进。
另外，信息处理装置100的特征在于，登记在预取地址队列107中 的条目保持有表示访问方向的访问方向标志，检测该处理器单元101对 该主存储装置104或该中间存储部(一级高速缓存102、 二级高速缓存 103)的访问进行方向，控制进行预取的方向。
工业上的可利用性
本发明的信息处理装置进行预取来提高信息处理装置的处理速度。 并且，当在访问顺序颠倒情况下进行预取处理时，本发明的信息处理装 置是非常有用的。
权利要求
1.一种信息处理装置，其特征在于，该信息处理装置具有处理器；存储有数据的第1存储部；第2存储部，其从该第1存储部中取得在该处理器中进行处理的数据；条目保持部，其对以块为单位保持在该第2存储部中的数据的访问历史进行管理；以及控制部，当该处理器的访问目的地从当前块转移到刚刚访问的块时，该控制部更新保持在该条目保持部中的对当前块的访问历史。
2. 根据权利要求1所述的信息处理装置，其特征在于， 该条目保持部保持访问方向信息，该访问方向信息表示该处理器访问的该块的转移方向。
3. 根据权利要求2所述的信息处理装置，其特征在于， 该条目保持部将多个地址和访问方向信息对应起来，保持为条目信息。
4. 根据权利要求1所述的信息处理装置，其特征在于， 该控制部对该条目保持部所保持的多个块中的一部分的块进行更新。
5. 根据权利要求4所述的信息处理装置，其特征在于， 该控制部对与所更新的访问历史对应的地址范围和与更新前的访问历史对应的地址范围进行保持。
6. 根据权利要求1所述的信息处理装置，其特征在于， 该条目保持部具有多个与该块对应的地址范围， 该控制部根据该处理器访问的块的转移，对保持在该条目保持部中的地址范围进行更新。
7. 根据权利要求6所述的信息处理装置，其特征在于， 该控制部对该地址范围中的一部分地址范围进行更新。
8. 根据权利要求7所述的信息处理装置，其特征在于， 该控制部对所更新的地址范围和更新前的地址范围进行保持。
9. 根据权利要求2所述的信息处理装置，其特征在于，该条目保持部将该块和该访问方向信息对应起来，保持为条目信息。
10. 根据权利要求9所述的信息处理装置，其特征在于，该控制部对判断为该处理器访问的数据的地址包含在该块内的多个 条目信息进行检测，当判断为检测出的多个条目信息的该访问方向信息 互不相同时，对该访问方向信息进行重置。
11. 根据权利要求9所述的信息处理装置，其特征在于， 该地址范围是该第2存储部中的连续地址的集合，该条目信息具有地址连续的地址范围的组。
12. 根据权利要求9所述的信息处理装置，其特征在于， 构成该条目信息的地址范围由以更细小的地址集合为单位的子地址范围构成，该条目信息具有访问历史信息，该访问历史信息表示在各个 子地址范围中是否存在访问。
13. 根据权利要求9所述的信息处理装置，其特征在于， 该控制部根据来自该处理器的访问的发生来改变跨距宽度，该跨距宽度表示预读到该第2存储部中的数据的地址范围。
14. 根据权利要求9所述的信息处理装置，其特征在于， 在更新该条目时，该控制部将该处理器所访问的地址设定在构成该条目信息的多个地址范围的中心附近。
15. 根据权利要求9所述的信息处理装置，其特征在于， 当该控制部判断为该处理器的访问地址包含在访问进行方向的子地址范围内时，该控制单元确定预读到该第2存储部中的数据。
16. 根据权利要求9所述的信息处理装置，其特征在于， 该访问方向信息是表示该处理器访问的块的转移方向的升序位和降序位。
17. 根据权利要求9所述的信息处理装置，其特征在于， 当该控制部检测出多个该条目信息且判断为访问进行方向的开头侧的块中包含有该处理器要访问的数据的地址时，该控制部对该多个条目 信息进行重置。
18. —种信息处理装置执行的数据的高速缓存控制方法，该信息处理装置具有处理数据的处理器、存储数据的第1存储部、以及对来自 该第1存储部的数据进行高速缓存的第2存储部，该高速缓存控制方法 的特征在于，该信息处理装置执行下述步骤-对以块为单位保持在该第2存储部中的数据的访问历史进行管理的 步骤；以及当该处理器的访问目的地从当前块转移到刚刚访问的块时，更新保 持在该条目保持部中的对当前块的访问历史的步骤。
全文摘要
一种信息处理装置以及高速缓存控制方法。在对64位访问地址的历史进行记录的队列的1个条目(200)中具有1个页地址(201)(从位63到位22)；2个页内地址(202、204)(从位21到位8)；以及2个由4位构成的登记区域内访问历史(203、205)。登记区域内访问历史(203、205)内的1位与一级高速缓存的登记单位即64字节的区域对应，表示是否存在对该64字节区域的访问。页地址(201)和2个页内地址(202、204)与二级高速缓存的登记单位即256字节的2倍(512字节)的区域对应。并且，适当地更新页地址(201)和2个页内地址(202、204)，使得最新的访问地址位于与页地址(201)以及2个页内地址(202、204)对应的512字节区域的中心附近。
文档编号G06F12/08GK101689144SQ20078005342
公开日2010年3月31日 申请日期2007年6月19日 优先权日2007年6月19日
发明者大河原英喜, 山崎巌 申请人:富士通株式会社